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标题: 6657的JTAG口的TCLK时钟速率是由什么决定的？是由SYSCLK2？ [打印本页]

作者: tonyflair 时间: 2022-5-19 09:57
标题: 6657的JTAG口的TCLK时钟速率是由什么决定的？是由SYSCLK2？
如题.
已购买TL-XDS200仿真器使用14芯JTAG口调试6657.
请问JTAG口TCLK时钟速率由谁决定？是由6657的SYSCLK2（手册里说是由其提供时钟给给CorePac emulation）设置决定的吗？还是由TL-XDS200仿真器决定的？
时钟速率有范围么？
其JTAG口的3.3v-1.8v转换芯片最高速率（非集电极开路）至少得是多少才行？
多谢！

作者: 创龙科技support 时间: 2022-5-20 16:49
您好，若是仿真器的TCK，该时钟是独立时钟信号，可搜索JTAG的引脚说明查阅详细介绍，在CCS的仿真配置文件中可设置JTAG的TCLK，一般默认200v2型号仿真器为10MHz。若是设计板卡的JTAG口，参考我司的设计即可。[attach]7011[/attach]

作者: tonyflair 时间: 2022-5-21 09:55

创龙科技support 发表于 2022-5-20 16:49
您好，若是仿真器的TCK，该时钟是独立时钟信号，可搜索JTAG的引脚说明查阅详细介绍，在CCS的仿真配置文件中 ...

多谢解答。
那还请教一下:6657的SYSCLK2时钟决定的是CorePac emulation的什么?模块工作频率吗？

作者: 创龙科技support 时间: 2022-5-23 09:07

tonyflair 发表于 2022-5-21 09:55
多谢解答。
那还请教一下:6657的SYSCLK2时钟决定的是CorePac emulation的什么?模块工作频率吗？ ...

您好，可以查看数据手册关于SYSCLK的说明。
[attach]7015[/attach]

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