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[未解决] dsp端upp接收FPGA造的递增数最后八个字节全为0

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发表于 2019-12-6 10:47:56 | 显示全部楼层 |阅读模式
       我是用的TL138/1808/6748F-EVM-A2的核心板,0 y7 b& m$ I$ k3 y
      FPGA 端是造的1-2048的递增数,每隔150ms发送一次,采用创龙提供的裸机历程upp_A_receive可以通过串口打印验证数据正常
0 U9 V3 y, u8 V9 m/ r. r8 J  x/ e      但是跑sys/bios后发现每次接收到的数据都是后八个字节为全0,前面的数据正常;; v  x; [8 j* Z+ E2 a
      无论是改变单次FPGA发送的数据量大小,还是改变DMA窗口的大小,每次都是后八个字节全为0,不知道是那里的问题。; e) v; `" K. X! |) l9 j, K6 D  V
      下图是窗口打印的接收到的数据" i& \* V  n% V, N4 h% i& `
       请各位前辈指教
" q; ?0 O9 c/ H2 \2 c& w; Y: e/ H$ H0 h) P4 \3 P

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