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标题:
omapl138的dsp核进行UPP数据发送的时候，出现数据错位的情况
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作者:
鹰飞
时间:
2016-11-1 10:53
标题:
omapl138的dsp核进行UPP数据发送的时候，出现数据错位的情况
程序upp通讯部分是从demo中uPP_B_TO_A移植过来。
' ]& W1 M0 u" Z) t( |, t9 f# n P
) Q p4 H( }" E; M1 u, k
1.linux系统下由arm控制dsp通过upp往fpga发送数据，程序运行过程中，开始upp数据传输接受正常。
* p" u! |7 @! }+ {7 c Y9 \
- j" p) r# U* t" P) Y
2.由arm控制dsp不停的启动，停止upp数据发送；在某一次发送时出现数据错位（通过fpga从数据总线抓取数据），然后fpga接受的数据都是错位的，重新加载dsp程序也无法恢复fpga接收正常数据，重启上电L138后再运行dsp程序upp的数据恢复正常。
* E' H, U: D$ a8 y4 z4 e
' c% N4 N# c) w& Y3 A- E
3.通过dlb寄存器进行BA回环发现错误的数据情况如下
（与通过fpga从数据总线抓取数据一致）：发送缓冲的数据顺序是1~128，但是回环到A通道，收到的数据是64~127,0~63。在测试过程中仿真器查看到UPQD0-2的值跟正常时一样，发送区数据顺序正确（
在调试过程中查看寄存器及发送区地址，发送区是8字节对齐的，寄存器值没有发现异常） 。
经过一段时间的测试，发现不是数据错位，而是0-63的数据是上次发送的值，二64-127的数据是本次的值。每次错误的字节数不一致，有时是前面112个数据都是上次的，有时只有16个数据是上次，64是最多的情况。
+ e9 u; I, Z3 |- P" d. ~
% Z- u1 c9 H# L& s
4.
upp发送数据是通过fpga给dsp的gpio发送周期40us的方波，但是dsp以40us的间隔在gpio中断处理程序中往fpga送1行512字节的数据；
' F( H: ^3 A' F) e b
, u9 q7 \1 e3 U1 i8 m- \
- j) E7 ?6 N; H* P8 b
附：发送时钟设置为37.5M，传输为b通道16bit传输，实际测量upp发送的enable信号持续大概7us；中间fpga没送wait信号；UPTCR的发送设为64和256都试过，结果都会出现错位。
/ u7 s; Q: O E9 P/ b
部分定义如下
7 @6 s( s+ |! ^
#define upp_line_size (128)
( R! W8 r# U" {# x
#define upp_line_count_s (1)
" m. Q% N$ q% e9 d: w" `2 ]
#define upp_line_count_r (1)
2 V$ H! \9 V2 K' P& R; x d4 V
#define upp_frame_size_s (upp_line_size * upp_line_count_s)
. u* W$ C) }6 F2 {# I( y
#define upp_frame_size_r (upp_line_size * upp_line_count_r)
; s+ v: [. P! [- Y# u M0 _% b% a
#define upp_line_offset_s (upp_line_size)
' D/ ?8 U5 j @: o$ g% D( J" {
#define upp_line_offset_r (upp_line_size)
7 X8 h' \8 `% ~( |' C2 j
$ n" `2 i# n, W* Y: }4 Y
#pragma DATA_ALIGN(upp_buffer_s, 8)
# J- z) I3 K7 t O8 \, _
#pragma DATA_ALIGN(upp_buffer_r, 8)
- [% o1 G; ^! r1 k! t. P/ ?& ?
volatile Uint32 upp_buffer_s[upp_frame_size_s];
: M2 c- o: w" h4 t7 B
volatile Uint32 upp_buffer_r[upp_frame_size_s];
8 J9 A: d% E: ` `$ l3 g: _
" l2 O# O- R, E ]5 z
请教：这可能是出现什么问题了。
! l" O: ]' Z+ z: f$ _1 K% o k
/ ~4 A% a6 F2 R% M, T
作者:
human
时间:
2016-11-1 21:54
可以参考OMAPL138光盘资料demo\syslink下的ad_console的例程
作者:
希望缄默
时间:
2016-11-2 11:32
DSP 端有没有用缓存？
% b; e0 y( B3 `+ x/ j7 t
FPGA 端有没有用 FIFO？
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