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标题:
omapl138的dsp核进行UPP数据发送的时候，出现数据错位的情况
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作者:
鹰飞
时间:
2016-11-1 10:53
标题:
omapl138的dsp核进行UPP数据发送的时候，出现数据错位的情况
程序upp通讯部分是从demo中uPP_B_TO_A移植过来。
5 o' Q$ L2 n0 ^( P0 `
% P6 {5 `' C! w4 I
1.linux系统下由arm控制dsp通过upp往fpga发送数据，程序运行过程中，开始upp数据传输接受正常。
- e* {1 l% c$ J* U0 X; l4 e
" N8 E& e* W2 c; @/ X' ^
2.由arm控制dsp不停的启动，停止upp数据发送；在某一次发送时出现数据错位（通过fpga从数据总线抓取数据），然后fpga接受的数据都是错位的，重新加载dsp程序也无法恢复fpga接收正常数据，重启上电L138后再运行dsp程序upp的数据恢复正常。
. j4 u* J3 i2 ]& w4 U
/ @3 a1 X# l+ b
3.通过dlb寄存器进行BA回环发现错误的数据情况如下
（与通过fpga从数据总线抓取数据一致）：发送缓冲的数据顺序是1~128，但是回环到A通道，收到的数据是64~127,0~63。在测试过程中仿真器查看到UPQD0-2的值跟正常时一样，发送区数据顺序正确（
在调试过程中查看寄存器及发送区地址，发送区是8字节对齐的，寄存器值没有发现异常） 。
经过一段时间的测试，发现不是数据错位，而是0-63的数据是上次发送的值，二64-127的数据是本次的值。每次错误的字节数不一致，有时是前面112个数据都是上次的，有时只有16个数据是上次，64是最多的情况。
. D3 ]& j$ J/ q* q! E
/ Z5 H( D( p* E8 ?* d& y
4.
upp发送数据是通过fpga给dsp的gpio发送周期40us的方波，但是dsp以40us的间隔在gpio中断处理程序中往fpga送1行512字节的数据；
3 }. H5 i, o" ?9 V
3 l/ t. A; E5 d0 T2 X7 q' d
( a8 {1 K; ]& s# `4 ~5 P. p; ~
附：发送时钟设置为37.5M，传输为b通道16bit传输，实际测量upp发送的enable信号持续大概7us；中间fpga没送wait信号；UPTCR的发送设为64和256都试过，结果都会出现错位。
, e6 `4 G4 { X, b
部分定义如下
7 Y* B: r4 q0 w# A0 t
#define upp_line_size (128)
4 l: \0 _4 X J G
#define upp_line_count_s (1)
& o- r* _. P9 _- f
#define upp_line_count_r (1)
; B ]3 Y1 u# c* ^7 w
#define upp_frame_size_s (upp_line_size * upp_line_count_s)
! s# v$ K4 Y$ l/ }6 h$ j2 Y$ o
#define upp_frame_size_r (upp_line_size * upp_line_count_r)
6 }3 o; e- s& k0 a' ]9 c
#define upp_line_offset_s (upp_line_size)
+ @- L* R9 C: n7 Z% f: S
#define upp_line_offset_r (upp_line_size)
3 o* Z4 M3 i9 J. u! K
# g" W0 k5 ?1 V8 x
#pragma DATA_ALIGN(upp_buffer_s, 8)
+ [* ~. n4 E8 R$ G
#pragma DATA_ALIGN(upp_buffer_r, 8)
! D8 o* z# ^& G6 |5 b/ b
volatile Uint32 upp_buffer_s[upp_frame_size_s];
3 {+ a% J' Q E1 m
volatile Uint32 upp_buffer_r[upp_frame_size_s];
% r3 a, T4 k# d6 A/ w
& O2 d' _6 f8 R4 }* S. ^. h! z
请教：这可能是出现什么问题了。
& x b) w6 x0 b i1 ^
" K* Q1 p b& U) [. \+ N0 Y& k
作者:
human
时间:
2016-11-1 21:54
可以参考OMAPL138光盘资料demo\syslink下的ad_console的例程
作者:
希望缄默
时间:
2016-11-2 11:32
DSP 端有没有用缓存？
- j, I4 j. d* c3 e% O9 A8 c
FPGA 端有没有用 FIFO？
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