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标题:
omapl138的dsp核进行UPP数据发送的时候，出现数据错位的情况
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作者:
鹰飞
时间:
2016-11-1 10:53
标题:
omapl138的dsp核进行UPP数据发送的时候，出现数据错位的情况
程序upp通讯部分是从demo中uPP_B_TO_A移植过来。
a* O9 X* g) S
7 V% l9 z1 t1 B: Q b$ H* w
1.linux系统下由arm控制dsp通过upp往fpga发送数据，程序运行过程中，开始upp数据传输接受正常。
# U9 f8 H# h( i
( i4 T8 j& n# @5 X) B0 C* p! d1 z
2.由arm控制dsp不停的启动，停止upp数据发送；在某一次发送时出现数据错位（通过fpga从数据总线抓取数据），然后fpga接受的数据都是错位的，重新加载dsp程序也无法恢复fpga接收正常数据，重启上电L138后再运行dsp程序upp的数据恢复正常。
5 D8 M7 {! E- l
( x4 B1 P6 L% ]" y0 D: v. k
3.通过dlb寄存器进行BA回环发现错误的数据情况如下
（与通过fpga从数据总线抓取数据一致）：发送缓冲的数据顺序是1~128，但是回环到A通道，收到的数据是64~127,0~63。在测试过程中仿真器查看到UPQD0-2的值跟正常时一样，发送区数据顺序正确（
在调试过程中查看寄存器及发送区地址，发送区是8字节对齐的，寄存器值没有发现异常） 。
经过一段时间的测试，发现不是数据错位，而是0-63的数据是上次发送的值，二64-127的数据是本次的值。每次错误的字节数不一致，有时是前面112个数据都是上次的，有时只有16个数据是上次，64是最多的情况。
2 ]9 g5 Q7 t6 K4 U" t% n
/ R' _& \4 r" I- ?
4.
upp发送数据是通过fpga给dsp的gpio发送周期40us的方波，但是dsp以40us的间隔在gpio中断处理程序中往fpga送1行512字节的数据；
' P' b% e: `, C3 e
. d! _7 O! R4 M6 A6 C* j
0 A: W; k7 e# H0 D( i3 F
附：发送时钟设置为37.5M，传输为b通道16bit传输，实际测量upp发送的enable信号持续大概7us；中间fpga没送wait信号；UPTCR的发送设为64和256都试过，结果都会出现错位。
/ Q- P( N# ]# f! p" h
部分定义如下
3 p# a/ C, p# O9 _; p, d
#define upp_line_size (128)
/ j5 |. {( J2 p. X: G$ `$ D9 |! Q6 X
#define upp_line_count_s (1)
* V2 z" t% x9 G. V O
#define upp_line_count_r (1)
! i: D# Y1 H n; ^, M% P1 }: D
#define upp_frame_size_s (upp_line_size * upp_line_count_s)
* _ w* s$ P- e
#define upp_frame_size_r (upp_line_size * upp_line_count_r)
2 }. t/ l k# d5 ^, U' U" q
#define upp_line_offset_s (upp_line_size)
B9 g0 S- ^! J$ Y8 O
#define upp_line_offset_r (upp_line_size)
3 i4 l; ~. ^5 A/ Q2 y& ^% a) u
( p, }$ A: T' {7 [6 J! x. ~2 O
#pragma DATA_ALIGN(upp_buffer_s, 8)
9 S6 _2 U7 h4 J3 D) f4 {7 v( ]
#pragma DATA_ALIGN(upp_buffer_r, 8)
9 M0 K3 g j! w5 L1 {3 {
volatile Uint32 upp_buffer_s[upp_frame_size_s];
( y2 t! q$ x+ o5 X
volatile Uint32 upp_buffer_r[upp_frame_size_s];
2 D. ~$ `8 b5 f
2 [9 a- C& L. ` E- c
请教：这可能是出现什么问题了。
6 k( |7 ?: F! t/ b) e9 m, v8 d
# U9 t: q! N, x4 [/ g
作者:
human
时间:
2016-11-1 21:54
可以参考OMAPL138光盘资料demo\syslink下的ad_console的例程
作者:
希望缄默
时间:
2016-11-2 11:32
DSP 端有没有用缓存？
# x* I& ]' D0 [+ V/ y- D
FPGA 端有没有用 FIFO？
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