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标题: 请问创龙的工程师，有用FPGA开发过AD7606驱动的么？ [打印本页]
作者: hanxiao123    时间: 2014-11-20 23:05
标题: 请问创龙的工程师，有用FPGA开发过AD7606驱动的么？
我现在用FPGA开发AD706的驱动，使用并行方式，如果不用frstdata信号，是否也能判断数据到来？我看到网上有人没用frstdata信号，而是两个转换间隔500us，不知道这样做对不对？另外我想知道，怎么计算输出一个数据占了多少个时钟周期？请赐教！谢谢( p5 L% N0 X, F1 D' N
作者: Lewis    时间: 2014-11-22 13:11
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1、不需要frstdata信号，可以忽略，判断数据到来是通过BUSY信号，检测到busy的下降沿后读数据(先要给ad7606的convst一个
1 Z7 D. ]& l5 p2 E信号启动转换）1 D0 d/ t7 n, H! u
2、500us足够ad7606完成一次转换，也是可以的，但通过检测BUSY信号可以更及时读到数据
5 u% i' |4 P5 h3、用示波器量就可以知道一次转换用多长时间啊
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作者: Lewis    时间: 2014-11-22 13:14
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作者: hanxiao123    时间: 2014-11-24 10:32
标题: RE: 请问创龙的工程师，BUSY高电平时间太短，而且出现两个frstdata信号

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  L/ f0 q2 s% G+ B. j谢谢您的回答，我其实是用AD7609做的，但看到7609和7606从时序上是差不多的。现在遇到一个问题，BUSY高电平持续时间只有2us，frstdata在八个通道输出的时候却有两个，而且输出的都是无效数据？请高手指点，非常感谢. t9 X5 G+ Z8 c$ L1 r  n
作者: Lewis    时间: 2014-11-25 10:21
我觉得应该要先排除硬件问题，我看ad7606和ad7609的时序基本是一致的，可以先尝试用dsp去读，看能不能读到数据，使用ad7606例程，只需修改每次busy触发的中断读16次数据就可以。
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