嵌入式开发者社区

标题: 请问创龙的工程师，有用FPGA开发过AD7606驱动的么？ [打印本页]
作者: hanxiao123    时间: 2014-11-20 23:05
标题: 请问创龙的工程师，有用FPGA开发过AD7606驱动的么？
我现在用FPGA开发AD706的驱动，使用并行方式，如果不用frstdata信号，是否也能判断数据到来？我看到网上有人没用frstdata信号，而是两个转换间隔500us，不知道这样做对不对？另外我想知道，怎么计算输出一个数据占了多少个时钟周期？请赐教！谢谢$ O) q: Y* t8 B! j  L/ n
作者: Lewis    时间: 2014-11-22 13:11
% p2 r& i5 \3 \6 g
  W4 `! K6 m$ ]* L( r0 [: `4 @2 y

4 V6 N* w2 X; _0 e1、不需要frstdata信号，可以忽略，判断数据到来是通过BUSY信号，检测到busy的下降沿后读数据(先要给ad7606的convst一个
* Y" J4 P; z1 m; }" w# m信号启动转换）: n) @+ Q; X) r/ D1 D* T
2、500us足够ad7606完成一次转换，也是可以的，但通过检测BUSY信号可以更及时读到数据. z7 E; I& ?7 X$ h, V; p/ O* L
3、用示波器量就可以知道一次转换用多长时间啊, ?) z0 B9 i* G% ~! w0 q
- ]: B, ~& V& D9 v4 @2 K0 r8 G8 v

' ~- L! ]/ |1 M% E- f
作者: Lewis    时间: 2014-11-22 13:14
[attach]103[/attach]8 r& Y! U" i; K5 H
[attach]104[/attach]5 t* D, F0 h' e  m+ z4 i7 U$ \
% T% W: `. x/ N9 Y
作者: hanxiao123    时间: 2014-11-24 10:32
标题: RE: 请问创龙的工程师，BUSY高电平时间太短，而且出现两个frstdata信号
% {  |" h7 J4 f$ X8 p( ]

, C2 I3 I! Q" f5 A+ t+ j
$ O5 ^* ]2 j: S7 ?& {谢谢您的回答，我其实是用AD7609做的，但看到7609和7606从时序上是差不多的。现在遇到一个问题，BUSY高电平持续时间只有2us，frstdata在八个通道输出的时候却有两个，而且输出的都是无效数据？请高手指点，非常感谢
: }- F8 F0 j0 h3 g% ]6 p6 S, G# L
作者: Lewis    时间: 2014-11-25 10:21
我觉得应该要先排除硬件问题，我看ad7606和ad7609的时序基本是一致的，可以先尝试用dsp去读，看能不能读到数据，使用ad7606例程，只需修改每次busy触发的中断读16次数据就可以。) U# ]5 C& _" j: w' G# ~




欢迎光临 嵌入式开发者社区 (https://www.51ele.net/) Powered by Discuz! X3.4