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标题: omapl138 upp问题 [打印本页]

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作者: liangws    时间: 2017-4-5 12:09
标题: omapl138 upp问题
问题描述：在138端采用你们的uPP_B_TO_A程序发送数据到FPGA端，FPGA接收数据到FIFO，然后从FIFO端发送給138的upp channel A，用示波器测试，channel A的data［0-7］都有数据，start、enable、clock（采用channel b的clk）都有信号；但是在138端始终没有读到状态寄存器eow被置位，这个可能是什么问题引起的？
/ _: }/ T5 O' s- S7 E
FPGA端发送仿真时序图如下（相应的管脚：UPP_CH1_CLK 、UPP_CH1_START、UPP_CH1_ENABLE、UPP_CH1_WAIT）：
& y, @) {% C8 R: M0 H

麻烦看下fpga端发送时序是否有问题？
+ @' W- C' j. _) a- z* K0 R7 c
& x7 W: q$ i% N% M7 C/ `( u

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作者: liangws    时间: 2017-4-5 12:10
FPAG发送端时序图
6 o6 j' i+ ]5 Y! ^, T

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作者: human    时间: 2017-4-5 14:28
调试建议连续发送填满window，这样更好观察

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