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标题: PLL ，主频及DSP通过emifa连接FPGA的相关问题 [打印本页]

作者: zhangxiaobai 时间: 2017-10-31 21:38
标题: PLL ，主频及DSP通过emifa连接FPGA的相关问题
1，主频是否为PLL 配置后的SYSCLK1的时钟呢？是否配置SYSCLK1的频率不可以超过最大主频呢？2，FPGA 作为DSP的异步外设时，通过EMIF通信应该不依赖于时钟EMA_CLK,那在读写时序时的EMA_CLK是什么呢？SYSCLK3吗？
3，编写DSP软件时，程序依赖那个时钟运行呢？
4，如何测试一段程序运行所需要的时间呢？

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