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标题: upp 电平拉低 [打印本页]

作者: tulipyyf 时间: 2015-1-15 10:44
标题: upp 电平拉低
创龙工程师：
咨询一个问题，FPGA与OMAPL138 的upp信号线直接需要上拉吗？我直接从FPGA连接到OMAPL138的UPP口示波器发现，OMAPL138设置完毕UPP工作模式后，FPGA发出的CLOCK信号，在OMAPL138的 UPP_CHA_CLK 信号端居然幅值减半，只有1V多，不知道是为什么？

作者: tulipyyf 时间: 2015-1-15 10:45
上面打错了 “直接->之间”

作者: Lewis 时间: 2015-1-17 02:07
1、omapl138的upp写数据时，由omapl138提供clock，此时UPP_CHA_CLK为输出状态。

作者: Lewis 时间: 2015-1-17 02:11
2、omapl138的upp读数据时，由FPGA提供clock，此时UPP_CHA_CLK为输入状态。所以检查一下FPGA在这个引脚的配置上是否跟omapl138有冲突。

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