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标题: zynq7020 时钟约束的问题 [打印本页]

作者: weixiong 时间: 2018-8-16 15:54
标题: zynq7020 时钟约束的问题
我想只使用PL端做项目，比如我想在PL中做一个10ns基准时钟，由于时钟是双积极性P/N，我应该怎么约束？

EXCEL引脚时钟有： F/K18/SYSCLK_N_200M ；F/K17/SYSCLK_P_200M  ；  F/Y6/IO_L13N_T2_MRCC_13_USRCLK_N_200M；
                           F/Y7/IO_L13P_T2_MRCC_13_USRCLK_P_200M；另外还有一个PS_MAIN_CLK

   请问1，我应该怎么进行约束，才让时钟输入到ZYNQ，然后再分频道10ns时钟？

   请问2：vavido设计Diagram中，添加IP zynq,有一个引脚FCLK_CLK0和EXCEL中描述的4个时钟引脚有什么关系？

期待创龙工程师指点！！

作者: 广州创龙廖工 时间: 2018-8-20 11:14
您好，这个管脚约束，您可以直接配置好，相应的管脚，然后查看原理图上的，电平标准，就可以了，不需要约束他们，是否为差分对，软件会识别的，请您参考

作者: weixiong 时间: 2018-8-22 09:52
我问了两个问题，你回答的是哪个问题？？都是只要PL做处理，不使用ARM的项目。

1. 你说的是FCLK_CLK0管脚不需要约束吗？
2. 如果我使用F/K18/SYSCLK_N_200M管脚做PL全局时钟，也不需要约束吗？就可以直接使用吗？？

作者: human 时间: 2018-11-21 21:02
1、管脚约束好对应的时钟脚，差分为LVDS即可，可参考下图；接下来在clock IP进行配置你想要的时钟。

2、约束的信号名如sclk_p，使用的就是K17对应的时钟。

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