嵌入式开发者社区
标题:
dsp端upp接收FPGA造的递增数最后八个字节全为0
[打印本页]
作者:
小白max
时间:
2019-12-6 10:47
标题:
dsp端upp接收FPGA造的递增数最后八个字节全为0
我是用的TL138/1808/6748F-EVM-A2的核心板，
: }! h8 Q) L5 [! N, k. {9 T7 V
FPGA 端是造的1-2048的递增数，每隔150ms发送一次，采用创龙提供的裸机历程upp_A_receive可以通过串口打印验证数据正常
/ N( i) g, O; ^0 s0 C) H( M" f2 \
但是跑sys/bios后发现每次接收到的数据都是后八个字节为全0，前面的数据正常；
) x/ _5 D- r3 ^0 C" b" h% c
无论是改变单次FPGA发送的数据量大小，还是改变DMA窗口的大小，每次都是后八个字节全为0，不知道是那里的问题。
# Y/ t6 O! y& a0 \9 U) L5 I
下图是窗口打印的接收到的数据
8 h3 d, P+ \1 P' D
请各位前辈指教
- j7 R2 F8 g5 t! D' q
! w+ B2 R( ]9 [) Y2 w
欢迎光临 嵌入式开发者社区 (https://www.51ele.net/)
Powered by Discuz! X3.4