嵌入式开发者社区

标题: dsp端upp接收FPGA造的递增数最后八个字节全为0 [打印本页]

---

作者: 小白max    时间: 2019-12-6 10:47
标题: dsp端upp接收FPGA造的递增数最后八个字节全为0
       我是用的TL138/1808/6748F-EVM-A2的核心板，
1 U6 C& ]' o$ F6 W. m      FPGA 端是造的1-2048的递增数，每隔150ms发送一次，采用创龙提供的裸机历程upp_A_receive可以通过串口打印验证数据正常
      但是跑sys/bios后发现每次接收到的数据都是后八个字节为全0，前面的数据正常；
* i  R5 @( o/ r. ?' D2 ^      无论是改变单次FPGA发送的数据量大小，还是改变DMA窗口的大小，每次都是后八个字节全为0，不知道是那里的问题。
      下图是窗口打印的接收到的数据
6 a1 l0 c! o, ~& ]0 j$ A2 [2 j) C       请各位前辈指教
: |1 u* B  \  m  x1 t- R8 M( [
) X8 [  L+ f& m* q5 G0 ^

---

欢迎光临 嵌入式开发者社区 (https://www.51ele.net/)

Powered by Discuz! X3.4