FPGA和Omapl138的dsp核使用upp通信，总是出现uor错误中断，这...

kevinjoyo · 发表于 2017-6-26 14:26:20

FPGA和Omapl138的dsp核使用upp通信，总是出现uor错误中断，这时为什么？
dsp使用i发送到fpga，fpga使用q发送数据到dsp，dsp的发送中断间隔是40us左右，经常收到uori错误，不知道是什么原因。示波器看每次upp发送时间都是很少的。upp中断服务程序如下：
u32 UPP_Isr()
{
Uint32 intr_status = upp_reg_hdl->UPIER;
upp_reg_hdl->UPIER = intr_status;//clear
// Log_print0(Diags_ENTRY | Diags_INFO, "--> UPP_Isr:");
u32 ret=0;

// inline functions
while (intr_status != 0)
{
      if (intr_status & CSL_UPP_UPISR_EOLI_MASK)//Line结束事件
      {
//          Log_print0(Diags_INFO,"eoli.\n");
         upp_reg_hdl->UPIER = (CSL_UPP_UPISR_EOLI_MASK);
      }

      if (intr_status & CSL_UPP_UPISR_EOWI_MASK)//Window结束事件
      {
         Log_print0(Diags_INFO,"eowi.\n");
         upp_reg_hdl->UPIER = (CSL_UPP_UPISR_EOWI_MASK);
         upp_interrupt_count++;
         upp_interrupt_eowi_count++;

#if UPP_DIR_QI==0
         upp_dma_receivestart();
         ret=1;
#endif
      }

      if (intr_status & CSL_UPP_UPISR_ERRI_MASK)//内部总线错误事件
      {
         Log_print0(Diags_INFO,"erri.\n");
         upp_reg_hdl->UPIER = (CSL_UPP_UPISR_ERRI_MASK);
         upp_error_count++;
      }

      if (intr_status & CSL_UPP_UPISR_UORI_MASK)//欠载或溢出事件
      {
         Log_print0(Diags_INFO,"uori.\n");
         upp_reg_hdl->UPIER = (CSL_UPP_UPISR_UORI_MASK);
         upp_error_count++;
      }

      if (intr_status & CSL_UPP_UPISR_DPEI_MASK)//DMA编程错误事件
      {
         Log_print0(Diags_INFO,"dpei.\n");
         upp_reg_hdl->UPIER = (CSL_UPP_UPISR_DPEI_MASK);
         upp_error_count++;
      }

      if (intr_status & CSL_UPP_UPISR_EOLQ_MASK)
      {
//          Log_print0(Diags_INFO,"eolq.\n");
         upp_reg_hdl->UPIER = (CSL_UPP_UPISR_EOLQ_MASK);
      }

      if (intr_status & CSL_UPP_UPISR_EOWQ_MASK)
      {
//          Log_print0(Diags_INFO,"eowq.\n");
         upp_reg_hdl->UPIER = (CSL_UPP_UPISR_EOWQ_MASK);
         upp_interrupt_count++;
#if UPP_DIR_QI==1
         upp_dma_receivestart();
         ret=1;
#endif
      }

      if (intr_status & CSL_UPP_UPISR_ERRQ_MASK)
      {
         Log_print0(Diags_INFO,"errq.\n");
         upp_reg_hdl->UPIER = (CSL_UPP_UPISR_ERRQ_MASK);
         upp_error_count++;
      }

      if (intr_status & CSL_UPP_UPISR_UORQ_MASK)
      {
         Log_print0(Diags_INFO,"uorq.\n");
         upp_reg_hdl->UPIER = (CSL_UPP_UPISR_UORQ_MASK);
         upp_error_count++;
      }

      if (intr_status & CSL_UPP_UPISR_DPEQ_MASK)
      {
         Log_print0(Diags_INFO,"dpeq.\n");
         upp_reg_hdl->UPIER = (CSL_UPP_UPISR_DPEQ_MASK);
         upp_error_count++;
      }

      // make sure all interrupts are handled
      intr_status = upp_reg_hdl->UPIER;
}

// finally: write 0 to EOI register
upp_reg_hdl->UPEOI = 0;
return ret;
}
dsp发送区大小为512字节，发送txsize设置为256字节。使用的是单行，win窗口是512发送方式。发送调用upp_dma_sendstartQI(I)：
#define upp_dma_sendstartQI(x)    {\
Wait_upp_SendReadyQI(x); \
upp_reg_hdl->UP##x##D0 = (u32)&g_uPPSend;    \
upp_reg_hdl->UP##x##D1 = ((u32)upp_line_count_s << 16) | (u32)upp_line_size_s*sizeof(s32); \
upp_reg_hdl->UP##x##D2 = (u32)upp_line_offset_s * sizeof(s32);\
}

#define upp_dma_sendstart()    upp_dma_sendstartQI(I)

想知道uori错误是在什么情况下面出现的，好做出修改。

kevinjoyo · 发表于 2017-6-30 15:14:51

不好意思，我没看出有什么区别，或者哪里设置错误了。不知道您的这个工程有没有试过dsp端40us周期性发送512字节数据给fpga，fpga不定时发送128字节给dsp，会不会出现uor这个错误。

kevinjoyo · 发表于 2017-7-28 12:00:14

1、dsp初始化upp设备后，在没有发送数据的情况下，dsp使用的upp的发送端start、enable信号一直是高电平，这是不正常的，应该是低电平才对。

2、在启动uppdma输出后，start信号的高电平有点长（如发间隔为50us，start的高电平达到45us，低电平才5us；start信号不应该是比较短的吗？看手册画的start信号是一个很短的高电平），而且enable信号一直是高从来没低过（数据传输完成，不应该降为低电平吗？），这是什么原因？

kevinjoyo · 发表于 2017-8-1 17:36:17

重新对着例程重新初始化upp设备，目前start、enable信号是正常的。目前是：发送数据有1*512Byte字节，每40us传输一次，接收为1*128Byte不定时FPGA检测硬件状态后上传。想问一下，TXSIZEA(B),RDSIZEI(Q)，要怎样设置。试了各种组合，甚至将单速率传输由37.5Mhz降到25Mhz，upp的uori（q）错误一直都有发生（发送端）

kevinjoyo · 发表于 2017-8-23 09:10:04

在网上找到关于uor错误的说明：https://support.criticallink.com ... sign_Considerations

kevinjoyo · 发表于 2017-8-23 09:28:20

当我们按照这个文档修改了uPP的发送时钟（syscfg0.syschip3修改为0，0使用pll0_sysclk2），这时uPP就不会有uor错误；但是由此又产生了其他错误，因为使用async3_clksrc时钟源的设备都出错了，如图：，影响了timer2/3、uart1/2等设备。我们整个系统里面使用到了uart1/2、spi1，其他设备除了timer2/3都用做普通IO脚或其他设备去了。

kevinjoyo · 发表于 2017-8-23 09:50:12

然后我们就想自己软件层面根据SYS_CLK_CALC_OMAP-L138_C674X_AM18X_v1p3.xls，把我们系统的时钟计算了一遍之后，根据我们实际使用的时钟，在设置upp的发送时钟源时同时设置uart1/2（修改DLH、DLL）、spi1（修改spi_fmt4的prescale）设备的寄存器，这时这些设备都表现好像是正常的。修改代码在dsp端执行：

1、如果在程序启动前使用SecureCRT.exe这个连接了系统的uart2，这时候输入是乱码的，需要断开重新连接才表现正常。
2、如果此时重新初始化uart1、spi1等设备时，这时候uart1的DLL/DLH寄存器就会按之前的时钟源重设了，spi1的prescale也被重设。

所以，软件层面修改是不行的。现在希望就是linux系统启动的时候，自动将upp的发送时钟源设置(async3_clksrc)为pll0_sysclk2,同时将跟async3_clksrc相关设备使用的时钟源的频率值修正为与选择的一致，这样避免重新初始化这些外设时由于使用错误的频率值造成系统初始化对应寄存器为错误值。

kevinjoyo · 发表于 2017-8-23 10:00:32

dsp端修改时钟代码：

//设置upp外设时钟源 pll0_clock2
u32 temp_reg  = HWREG(SOC_SYSCFG_0_REGS + SYSCFG0_CFGCHIP3);
//uPP时钟源不对
// if(temp_reg &(SYSCFG_CFGCHIP3_UPP_TX_CLKSRC | SYSCFG_CFGCHIP3_ASYNC3_CLKSRC))
{
      HWREG(SOC_SYSCFG_0_REGS + SYSCFG0_CFGCHIP3) = (temp_reg & ~(SYSCFG_CFGCHIP3_UPP_TX_CLKSRC | SYSCFG_CFGCHIP3_ASYNC3_CLKSRC));
      //影响spi1，uart1/2，timer1/2等设备，重新配置
      //uart1,TS211的通信接口，使用38400，重设分频寄存器
      HWREG(SOC_UART_1_REGS + UART_DLH) = 0x01;
      HWREG(SOC_UART_1_REGS + UART_DLL) = 0x73+1;
      //uart2,linux的通信接口，使用115200，重设分频寄存器
      HWREG(SOC_UART_2_REGS + UART_DLL) = (0x7B+1);
      //spi1，arm与fpga通信使用
      temp_reg  = HWREG(SOC_SPI_1_REGS + SPI_SPIFMT(0)) & ~SPI_SPIFMT_PRESCALE;
      HWREG(SOC_SPI_1_REGS + SPI_SPIFMT(0)) = (temp_reg | (SPI_SPIFMT_PRESCALE & ((27)<<SPI_SPIFMT_PRESCALE_SHIFT)));
}

uart1/2时钟图（分频值需要+1之后分高低字节填入DLL/DLH）：

spi图：

		自动登录	找回密码
密码			立即注册

[未解决] FPGA和Omapl138的dsp核使用upp通信，总是出现uor错误中断，这...

本帖子中包含更多资源

本帖子中包含更多资源

本帖子中包含更多资源

本帖子中包含更多资源