upp 电平拉低

tulipyyf

创龙工程师：
     咨询一个问题，FPGA与OMAPL138 的upp信号线直接需要上拉吗？我直接从FPGA连接到OMAPL138的UPP口 示波器发现，OMAPL138设置完毕UPP工作模式后，FPGA发出的CLOCK信号，在OMAPL138的 UPP_CHA_CLK  信号端居然幅值减半，只有1V多，不知道是为什么？

tulipyyf

上面打错了  “直接->之间”

Lewis

1、omapl138的upp写数据时，由omapl138提供clock，此时UPP_CHA_CLK为输出状态。

Lewis

2、omapl138的upp读数据时，由FPGA提供clock，此时UPP_CHA_CLK为输入状态。所以检查一下FPGA在这个引脚的配置上是否跟omapl138有冲突。