关于PL端通过AXI_HP总线写DDR3动态调整数据位宽的问题 - Zynq-7000 - 嵌入式开发者社区 - 51ele.net
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[未解决] 关于PL端通过AXI_HP总线写DDR3动态调整数据位宽的问题

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发表于 2019-8-10 14:46:52 | 显示全部楼层 |阅读模式
最近在开发ZYNQ遇到了PL端写DDR3数据不正确的问题。结构图如下:不同的工作状态传输不同位宽的数据。外设AXI_HP0位宽选为64bit。


当传输64bit时参数配置为:burst=01,len=15,size=3,wstrb=8'hff;传输的数据是1~64,选择小端模式,查看内存结果正确。




当传输32bit时参数配置为:burst=01,len=15,size=2,wstrb=8'h0f(数据付给总线低32bit);数据1~64,小端存储,结果错误。
我原本的想法是将size改为32bit,它每次写内存就32bit依次写入,但结果不对。


















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