TLK7-EVM GTX的参考时钟输入问题

czs----Tronlong

      在进行RapidIO的回环测试时，由FPGA内部通过MCMM，由25MHz晶振产生125MHz 时钟，作为GTX的参考时钟输入，具体如下：
      在FPGA内部，使用MMCM，由25MHz OSC时钟产生125MHz的时钟，再从MRCC端口，以差分形式输出125MHz的差分时钟信号，再加到MGTREFCLK的差分信号输入端。连接方式入下图，为SMA公-公连接线。

       逻辑代码如下：
FPGA内部通过MCMM，由25MHz产生125MHz 时钟。  
clk_wiz_0 clk_wiz_0
  (
  // Clock out ports
  .clk_out1(clk_out1_125M),     // output clk_out1 125Mhz buffered
  .clk_out2(clk_out1_200M),     // output clk_out2 200Mhz buffered
  // Status and control signals
  .resetn(pll_resetn), // input resetn
  .locked(locked),       // output locked
  // Clock in ports
  .clk_in1(clk_fpga));      // input clk_in1
clk_fpga就是25MHz的OSC时钟。
将产生测125M时钟变为差分信号输出：
  OBUFDS #(
  .IOSTANDARD ("DEFAULT")
  ) u_OBUFGDS_cfg_clk
  (
  .O  (clk_125M_p),
  .OB (clk_125M_n),
  .I  (clk_out1_125M)
  );


      问题：请问这样输出125MHz时钟的方式可以吗？MRCC端口能不能输出差分时钟信号？

czs----Tronlong

1.  以上的设计的方案的可行的，代码逻辑上是没有问题的；

2.  同时建议您可以参考一下我司正在整理的tl-bram-srio-target和tl-ibert-eyescan  例程