TMS320C6748 upp通信问题，读取的upp数据未及时更新

songsea

TMS320C6748使用TI Sys/bios，系统时钟456MHz，FPGA每隔1ms向DSP发送长度为30字节的数据（其中有4字节表示数据帧序号），FPGA发送时钟为50MHz，DSP进入EOW中断后 在读取接收数据之前调用cache_inv()进行cache一致性操作。FPGA发送数据的序号为1,2,3,4,5,6,7,8,9,10,依次递增，但DSP会收到重复序号的数据并且会丢失一组数据如：1,2,3,4,4,6,7,8，....。请教各位大神这是什么原因导致的。

广州创龙莫工

请问您用的是我们提供的例程还是自己写的例程？

songsea

参考提供的例程自己写的。FPGA先发送30字节的upp数据（周期为1ms），DSP接收upp数据使用中断方式，10us后FPGA再通过GPIO产生一个的中断（周期也是1ms），在1ms中断中需要用到DSP接收的upp数据，FPGA重复发送upp数据和产生1ms中断。1ms中断和upp接收中断优先级分别为8和9，1ms设置为不可被任何中断打断，upp中断设置为不可被自己打断。

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广州创龙莫工 发表于 2018-11-2 15:38
请问您用的是我们提供的例程还是自己写的例程？

参考提供的例程自己写的。FPGA先发送30字节的upp数据（周期为1ms），DSP接收upp数据使用中断方式，10us后FPGA再通过GPIO产生一个的中断（周期也是1ms），在1ms中断中需要用到DSP接收的upp数据，FPGA重复发送upp数据和产生1ms中断。1ms中断和upp接收中断优先级分别为8和9，1ms设置为不可被任何中断打断，upp中断设置为不可被自己打断。