emif例程时钟问题

MODULE · 发表于 2019-11-26 21:29:55

在使用emif例程的时候发现在顶层里pll是这种25-100的输入输出，查询管脚手册发现确实fpga输出25Mhz时钟。然后打开ip核发现定义的是一个100-200的pll，请问这边这么操作是不会出问题的吗，为什么不会出问题呢

抹兽记网3tui.cf · 发表于 2020-4-15 15:54:54

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czs----Tronlong · 发表于 2019-11-26 22:17:47

Dear ,

您好，请问您具体操作的是我司哪个例程呢？

“定义的是一个100-200的pll，请问这边这么操作是不会出问题的吗，为什么不会出问题呢”，具体您觉得这里有什么不妥呢？

MODULE · 发表于 2019-11-27 11:31:35

czs----Tronlong 发表于 2019-11-26 22:17
Dear ,

您好，请问您具体操作的是我司哪个例程呢？

我是用的tl6678f的emif16例程。因为顶层程序里要求的pll是从25Mhz至100Mhz的倍频，但是使用的ip核的pll输入设置的是100Mhz，输出是200Mhz，这种设置的pll能实现顶层程序要求的倍频功能吗

czs----Tronlong · 发表于 2019-11-27 19:38:15

Dear ,

经确认，我司发布的例程中IP核的PLL输入100MHz，输出200MHz是配置有误；正确应该与顶层文件配置方法一致，输入25MHz，输出100MHz.

另外，我司有整理新的EMIF案例，这边可以通过QQ提供给您参考。

mannia · 发表于 2020-12-1 13:08:51

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[已解决] emif例程时钟问题