k7的这些时钟资源怎么用啊?

xdh_k7

尤其是那些差分时钟, 我用原语转成普通始终后好像没什么用? 用ILA也无法抓到波形?

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2. //
   
3. // (c) Copyright 2013 Tronlong, Inc. All rights reserved.
   
4. //
   
5. //-----------------------------------------------------------------------------
   
6. `timescale 1ns / 1ps
   
7. 
   
8. module tl_led_flash(
   
9.         input clk_p,
   
10.         input clk_n,
    
11.     output  reg  [1:0]  led      // led gpio output
    
12. );
    
13. 
    
14. // Delay lenght: 32_500_000, 500ms, by used 65MHz cfgmclk
    
15. parameter        DELAY_LEN = 28'd100000000; //26'd3249_9999;
    
16. 
    
17. reg        [27:0]        delay_cnt;
    
18. 
    
19. wire                cfgmclk;
    
20. //wire                eos_n;
    
21. 
    
22. IBUFDS IBUFDS_inst(
    
23.         .I(clk_p),
    
24.         .IB(clk_n),
    
25.         .O(cfgmclk)
    
26.         );
    
27. 
    
28. 
    
29. //STARTUPE2 #()
    
30. //STARTUPE2_inst (
    
31. //        .CFGMCLK(cfgmclk),     // 1-bit output: Configuration internal oscillator clock output 65MHz.
    
32. //        .EOS(eos_n)            // 1-bit output: Active high output signal indicating the End Of Startup.
    
33. //);
    
34. 
    
35. // Led flash with delay counter by cfgmclk
    
36. always@(posedge cfgmclk)
    
37. //        if(!eos_n)
    
38. //                begin
    
39. //                        delay_cnt <= 26'd0;        // reset delay_cnt
    
40. //                        led <= 2'b0;                // led output low
    
41. //                end
    
42. //        else
    
43.                 if(delay_cnt == DELAY_LEN)
    
44.                 begin
    
45.                         delay_cnt <= 26'd0;        // reset delay_cnt;
    
46.                         led <= ~led;                // change led output status;
    
47.                 end
    
48.         else
    
49.                 delay_cnt <= delay_cnt + 1'b1;
    
50. 
    
51. endmodule
    
52. 
    
53. 
    
54. 
    

复制代码

1. 
   
2. create_clock -period 10.000 -name sys_clk [get_ports clk_p]
   
3. set_property PACKAGE_PIN AA3 [get_ports clk_p]
   
4. set_property IOSTANDARD LVDS [get_ports clk_p]
   
5. 
   
6. 
   
7. 
   
8. set_property PACKAGE_PIN AF3 [get_ports {led[0]}]
   
9. set_property PACKAGE_PIN AF2 [get_ports {led[1]}]
   
10. 
    
11. set_property IOSTANDARD LVCMOS15 [get_ports {led[0]}]
    
12. set_property IOSTANDARD LVCMOS15 [get_ports {led[1]}]
    
13. 
    
14. # enable bitstream compression
    
15. set_property BITSTREAM.GENERAL.COMPRESS TRUE [current_design]
    

复制代码

JSZC

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JSZC 发表于 2021-8-25 09:47
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