omapl138 upp问题

liangws

问题描述：在138端采用你们的uPP_B_TO_A程序发送数据到FPGA端，FPGA接收数据到FIFO，然后从FIFO端发送給138的upp channel A，用示波器测试，channel A的data［0-7］都有数据，start、enable、clock（采用channel b的clk）都有信号；但是在138端始终没有读到状态寄存器eow被置位，这个可能是什么问题引起的？

FPGA端发送仿真时序图如下（相应的管脚：UPP_CH1_CLK 、UPP_CH1_START、UPP_CH1_ENABLE、UPP_CH1_WAIT）：


% z) y7 I5 F  G5 s1 }麻烦看下fpga端发送时序是否有问题？

3 o9 U3 W. u+ A) z+ R5 d$ b

liangws

FPAG发送端时序图
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调试建议连续发送填满window，这样更好观察