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omapl138 upp问题

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发表于 2017-4-5 12:09:15 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
问题描述:在138端采用你们的uPP_B_TO_A程序发送数据到FPGA端,FPGA接收数据到FIFO,然后从FIFO端发送給138的upp channel A,用示波器测试,channel A的data[0-7]都有数据,start、enable、clock(采用channel b的clk)都有信号;但是在138端始终没有读到状态寄存器eow被置位,这个可能是什么问题引起的?$ D! t, D4 t: H( A+ i& z
4 e! y9 r0 \  ~- m, }
FPGA端发送仿真时序图如下(相应的管脚:UPP_CH1_CLK 、UPP_CH1_START、UPP_CH1_ENABLE、UPP_CH1_WAIT):: i( x/ j1 M4 i% A0 K+ D* M& n
" m$ U; x2 b2 O$ |

1 y# J! [) {/ q- K5 W! r% V麻烦看下fpga端发送时序是否有问题?/ K8 O6 O, m6 U1 k! `
8 E4 d4 b+ @5 F  A: S1 m
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沙发
 楼主| 发表于 2017-4-5 12:10:42 | 只看该作者
FPAG发送端时序图6 Y# d' Z9 Z% l

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创龙

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发表于 2017-4-5 14:28:40 | 只看该作者
调试建议连续发送填满window,这样更好观察
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