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[未解决] dsp端upp接收FPGA造的递增数最后八个字节全为0

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发表于 2019-12-6 10:47:56 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
       我是用的TL138/1808/6748F-EVM-A2的核心板,
2 Z' r" ]  ^8 x# ^+ b      FPGA 端是造的1-2048的递增数,每隔150ms发送一次,采用创龙提供的裸机历程upp_A_receive可以通过串口打印验证数据正常" B) K7 Q. D+ _1 V) M+ G$ W2 y7 u
      但是跑sys/bios后发现每次接收到的数据都是后八个字节为全0,前面的数据正常;
; l6 e' F  A  k. @* V# S! G- z+ S      无论是改变单次FPGA发送的数据量大小,还是改变DMA窗口的大小,每次都是后八个字节全为0,不知道是那里的问题。% |' e1 J" M5 r. K$ V
      下图是窗口打印的接收到的数据6 S* N7 A/ F: b' p, G* X2 s
       请各位前辈指教% P" D# b* X. k0 s' J! m6 T

$ r3 }7 p% @, l9 J" k" }

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