dsp端upp接收FPGA造的递增数最后八个字节全为0

小白max

       我是用的TL138/1808/6748F-EVM-A2的核心板，
* [- [. W/ }! k      FPGA 端是造的1-2048的递增数，每隔150ms发送一次，采用创龙提供的裸机历程upp_A_receive可以通过串口打印验证数据正常
) H1 X  V) d& _3 W) y      但是跑sys/bios后发现每次接收到的数据都是后八个字节为全0，前面的数据正常；
      无论是改变单次FPGA发送的数据量大小，还是改变DMA窗口的大小，每次都是后八个字节全为0，不知道是那里的问题。
      下图是窗口打印的接收到的数据
! ^% D+ d4 j% f: \: _5 q, {2 J& ]6 F       请各位前辈指教
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