6678feasyevm

lve123 · 发表于 2018-11-3 22:39:54

开发板与FPGA通过srio通信例程中，输入时钟250M是从何而来，我看书上说是主pll经过3分频而来，对吗？但是我的主频是1G，3分频也不是这么多啊？

tronlong-gxd · 发表于 2018-11-5 13:47:10

提示: 作者被禁止或删除内容自动屏蔽

lve123 · 发表于 2018-11-5 11:52:52

srio发送速率不是需要配置pll吗，这个需要知道srio的输入时钟，我想知道这个输入时钟250M是那来的，还有就是他是不是CPU主频分频来的，因为在主pll配置好后，他的3分频是提供给srio，所以我不清楚他们的关系？他的配置我是知道的，

tronlong-gxd · 发表于 2018-11-5 08:50:01

提示: 作者被禁止或删除内容自动屏蔽

		自动登录	找回密码
密码			立即注册

[已解决] 6678feasyevm