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本帖最后由 tulipyyf 于 2015-8-11 10:15 编辑 3 _$ c: h: {1 R6 P. b4 p* t
& X: k/ [ ^8 `内核文件不用后来证明不用旧的~~~, X% |# T- ]5 b2 X9 m8 I4 J T( q( L
实际上我就是在创龙的样板上进行了修改 C3 r) ?- }2 L7 `) w2 w! q
主要改动 1 移植到SYSBIOS中运行
& j7 O* {7 i. J" Y' ~2 s0 I 2 因需要时刻储存，所以FPGA发送一次下降沿脉冲，DSP核心中断收到后，执行一次完整的UPP重载，只是重载时，需要把DDR存储接收地址更新，然后开始接收UPP数据
9 `' h) F& @& Q7 p8 E- l7 H; ? { 3 重载之前，需要 CacheWBInvAll(); //更新cache
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$ W/ H% k, x2 a6 _, z2 w* j* K希望能帮助你 |
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