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本帖最后由 tulipyyf 于 2015-8-11 10:15 编辑
; }5 u* n" I& Q
6 d" c2 x, l' S2 T+ m; _内核文件不用后来证明不用旧的~~~
' \2 b6 q/ P, \实际上我就是在创龙的样板上进行了修改
( {" \" A1 B$ x0 g0 v9 Q: [8 _主要改动 1 移植到SYSBIOS中运行
3 X# w) |: E J$ H 2 因需要时刻储存，所以FPGA发送一次下降沿脉冲，DSP核心中断收到后，执行一次完整的UPP重载，只是重载时，需要把DDR存储接收地址更新，然后开始接收UPP数据
5 R! H# M% Y3 a( z) s 3 重载之前，需要 CacheWBInvAll(); //更新cache$ [2 m! l. C6 x0 U6 m. Y/ O
4 i. J, \, A2 y8 L希望能帮助你 |
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