关于UPP速度问题

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      小弟最近在用138的UPP跟FPGA通信，使用的是8位数据线宽，单速率模式，每1ms从FPGA端发送2K左右字节的数据，DSP端接收数据，每次写完DMA的三个寄存器后直到DMA传输完成，接收这2KBytes需要的时间竟然用了1.7ms左右，不知道为什么会这么慢？FPGA发送的时钟为20MHZ。请问DSP的UPP侧不是不每次收到FPGA发的start信号，才开始接收数据呢？

weibo1988821

你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

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weibo1988821 发表于 2015-5-14 19:40
8 d* X% n$ m9 }8 n# y你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

5 r8 v7 p' B, h" \数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了，呵呵，大侠，如果要用32K 的L2 Cache存UPP接收数据的话，应该怎么用啊？

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weibo1988821 发表于 2015-5-14 19:40
$ z2 L4 ~1 s! ~7 ~! ^) N. k( R你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

+ u! f2 c* n" O数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了，呵呵，大侠，如果要用32K 的L2 Cache存UPP接收数据的话，应该怎么用啊？

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weibo1988821 发表于 2015-5-14 19:40
你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了，呵呵，大侠，如果要用32K 的L2 Cache存UPP接收数据的话，应该怎么用啊？

weibo1988821

378087736 发表于 2015-5-15 11:34
6 j% Y7 G2 d' q数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了 ...

DDR存储数据慢是必然的，L2不用开缓存使用，直接使用就行，把你的接收数组放在L2区即可

叶子wy

weibo1988821 发表于 2015-5-15 15:19
. a$ s4 L" d2 o4 C& Q+ TDDR存储数据慢是必然的，L2不用开缓存使用，直接使用就行，把你的接收数组放在L2区即可 ...

你好，”接收数组放在L2区“语句怎样实现？

zhuma

l楼主你好，我最近也在做FPGA与DSP之间的图像数据的传输，我想请教一下，请问这个CLOCK START ENABLE 配置是怎么样弄得，我研究了创龙给的事例程序，感觉没有在里面找到关于这几个信号的配置信息，楼主能不能指点一下？

Lewis

CLOCK需要配置频率，START和ENABLE配置使能或者禁用，还有极性

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zhuma 发表于 2015-9-11 09:54
: N  k9 q7 i0 W" |; vl楼主你好，我最近也在做FPGA与DSP之间的图像数据的传输，我想请教一下，请问这个CLOCK START ENABLE 配置 ...

寄存器初始化那里就给出来了啊，如果DSP要发数据给FPGA, 那么CLOCK是由DSP去控制的，如果DSP要接收FPGA的数据，则CLOCK是由FPGA控制的，START跟ENABLE信号是用来控制发送使能的。这是我的初始化配置（我是用8位宽度通信的，对于DSP来说，B是发送，A是接收）：
% o% Q: [3 x! Q6 @# O0 R! }6 w3 Tstatic void UPPInit(void)
{
8 S& c9 F: `; o/ d5 w8 g: b' c    unsigned int temp_reg = 0;
: r; }7 W- w: P: F1 g& i/ e) n
1 p3 r. s' Q; o; ?$ y3 g+ B, P% v& k$ W    // Channel B params
9 u1 ]& @7 L) d/ G    CSL_FINST(temp_reg, UPP_UPCTL_DPFB, LJZF);     //Left-justified, zero filled
4 N! u  N* G0 i% u' _5 S$ ?    CSL_FINST(temp_reg, UPP_UPCTL_IWB, 8BIT);      //8-bit interface
  m$ ~! ~' r6 Y) q6 R7 f    CSL_FINST(temp_reg, UPP_UPCTL_DPWB, FULL);     //Channel B bit width = 8
5 L7 H: d' A" X    CSL_FINST(temp_reg, UPP_UPCTL_DRB, SINGLE);    //Single data rate

# b% k, d( S8 S7 y# H- }& L    // Channel A params
    CSL_FINST(temp_reg, UPP_UPCTL_DPFA, LJZF);     //Left-justified, zero filled
    CSL_FINST(temp_reg, UPP_UPCTL_IWA, 8BIT);      //8-bit interface
/ v1 I$ Z8 {3 @0 v. e    CSL_FINST(temp_reg, UPP_UPCTL_DPWA, FULL);     //Channel A bit width = 8
    CSL_FINST(temp_reg, UPP_UPCTL_DRA, SINGLE);    //Single data rate

    CSL_FINST(temp_reg, UPP_UPCTL_CHN, TWO);       //Channel A and Channel B are both active.
    CSL_FINST(temp_reg, UPP_UPCTL_MODE, DUPLEX0);  //Channel B transmit Channel A receive
+ l) h" c% v0 L. p! j
    upp_reg_hdl->UPCTL = temp_reg;

8 e7 G0 A5 ~1 S3 y& }    temp_reg = 0;   
" f4 W; ?/ K, E  X6 ?7 d$ q
' D2 x5 H* g' z4 ~    // Channel A params
    //CSL_FINST(temp_reg, UPP_UPICR_TRISA, ENABLE);  //Channel A data pins are in a high-impedance state while idle
    //CSL_FINS(temp_reg, UPP_UPICR_CLKDIVA, UPP_CLOCK_DIV); //Clock divisor
. f0 B0 L& t3 b- n' e    CSL_FINST(temp_reg, UPP_UPICR_STARTA, ENABLE); //Channel A START Signal Enable.
    CSL_FINST(temp_reg, UPP_UPICR_ENAA, ENABLE);   //Channel A ENABLE Signal Enable

    // Channel B params
( R$ T; Z$ V$ E. k, `! N3 x    CSL_FINS(temp_reg, UPP_UPICR_CLKDIVB, UPP_CLOCK_DIV);
& U6 ]+ v- P! i/ Z3 v# C. i    CSL_FINST(temp_reg, UPP_UPICR_STARTB, ENABLE); //Channel B START Signal Enable.
) N# c& M/ o: E7 W    CSL_FINST(temp_reg, UPP_UPICR_ENAB, ENABLE);  //Channel B ENABLE Signal Enable
& z7 O. p$ k! n! z: o/ X  `* l3 w
! [- [  g4 G( m- y/ r    upp_reg_hdl->UPICR = temp_reg;
9 ~- g9 Y9 J- g$ k1 W
    //temp_reg = 0;

& H4 I) f5 _& I* m7 m& [& n3 O    //CSL_FINS(temp_reg, UPP_UPIVR_VALB, 0x7b7b);   //Channel B idle value
    //CSL_FINS(temp_reg, UPP_UPIVR_VALA, 0x7f7f);   //Channel A idle value
; P6 B1 T, x* F
    //upp_reg_hdl->UPIVR = temp_reg;
  u) m1 ?6 y; V8 Y1 ]
( ?, D" D4 {  e1 O1 G9 ?% [/ |+ A    //temp_reg = 0;
' T0 Z( @# T. p/ X" ^
    //CSL_FINST(temp_reg, UPP_UPTCR_RDSIZEI, 256B);  //set 256B DMA I
    //upp_reg_hdl->UPTCR = temp_reg;

    //temp_reg = 0;
    //CSL_FINST(temp_reg, UPP_UPDLB_BA, ENABLE);  //B to A loopback mode enable
$ f& B# s* N6 H5 Z( H: j2 j: k    //upp_reg_hdl->UPDLB = temp_reg;
8 ]  h, s# `( ?; T6 H- i
}