dsp端upp接收FPGA造的递增数最后八个字节全为0

小白max

       我是用的TL138/1808/6748F-EVM-A2的核心板，
      FPGA 端是造的1-2048的递增数，每隔150ms发送一次，采用创龙提供的裸机历程upp_A_receive可以通过串口打印验证数据正常
  [  u- A& S" a" C! n6 M      但是跑sys/bios后发现每次接收到的数据都是后八个字节为全0，前面的数据正常；
! R  _- @; b) P      无论是改变单次FPGA发送的数据量大小，还是改变DMA窗口的大小，每次都是后八个字节全为0，不知道是那里的问题。
& T% [1 P. M* G* v: ]0 Y4 P; r) E      下图是窗口打印的接收到的数据
. Y% Y& @4 Z0 h       请各位前辈指教