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[未解决] dsp端upp接收FPGA造的递增数最后八个字节全为0

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发表于 2019-12-6 10:47:56 | 显示全部楼层 |阅读模式 |文章模式
       我是用的TL138/1808/6748F-EVM-A2的核心板,
/ f+ @/ J% Z" q- x; m      FPGA 端是造的1-2048的递增数,每隔150ms发送一次,采用创龙提供的裸机历程upp_A_receive可以通过串口打印验证数据正常
; a7 f- a, T: m& v$ b2 B* e# }      但是跑sys/bios后发现每次接收到的数据都是后八个字节为全0,前面的数据正常;
% s; d: [0 c8 a      无论是改变单次FPGA发送的数据量大小,还是改变DMA窗口的大小,每次都是后八个字节全为0,不知道是那里的问题。
7 M+ P; N, Z' s' u+ r* l0 A      下图是窗口打印的接收到的数据
- H7 R$ Q0 i' S% P( C" m9 f0 ]       请各位前辈指教$ Z4 a! A/ l: l/ J3 C

, A) ]7 W3 H* V
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