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[未解决] dsp端upp接收FPGA造的递增数最后八个字节全为0

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发表于 2019-12-6 10:47:56 | 显示全部楼层 |阅读模式 |文章模式
       我是用的TL138/1808/6748F-EVM-A2的核心板,
5 M1 G1 S- B: Q. L3 ]1 A; a8 P      FPGA 端是造的1-2048的递增数,每隔150ms发送一次,采用创龙提供的裸机历程upp_A_receive可以通过串口打印验证数据正常8 o; I9 U: a2 Y, }' |
      但是跑sys/bios后发现每次接收到的数据都是后八个字节为全0,前面的数据正常;/ ]  [# N( Z6 y+ e; p
      无论是改变单次FPGA发送的数据量大小,还是改变DMA窗口的大小,每次都是后八个字节全为0,不知道是那里的问题。; E2 O  V6 ~/ W6 C0 z# k0 z/ n; h1 Q$ M
      下图是窗口打印的接收到的数据
4 L; |7 o) {6 s% r- t7 u4 b       请各位前辈指教- E( ^: d: p) G# Z6 m9 {: w
/ b( k3 A; `' E! S5 l! n$ D
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