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[未解决] dsp端upp接收FPGA造的递增数最后八个字节全为0

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发表于 2019-12-6 10:47:56 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
       我是用的TL138/1808/6748F-EVM-A2的核心板,
2 T. m, z$ a2 h      FPGA 端是造的1-2048的递增数,每隔150ms发送一次,采用创龙提供的裸机历程upp_A_receive可以通过串口打印验证数据正常. l1 k9 }) q& w- H% H6 p
      但是跑sys/bios后发现每次接收到的数据都是后八个字节为全0,前面的数据正常;9 K2 l7 Z. o$ f: ~% X+ k9 W
      无论是改变单次FPGA发送的数据量大小,还是改变DMA窗口的大小,每次都是后八个字节全为0,不知道是那里的问题。
$ G$ q( U! V: O6 ?7 N- H3 Y. [      下图是窗口打印的接收到的数据  r% u" z: l2 b& r, h* B5 `- K
       请各位前辈指教
( |) C1 a5 m0 V; Q2 T3 I' z  S" H3 d' Y" k( R$ K. m

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