您好!The pixel clock (LCD_PCLK) frequency is derived from LCD_CLK,LCD_CLK是由PLL0_SYSCLK2提供,目前如果是创龙目前出厂的参数为cpu/2=456/2=228M。由于像素时钟只能是 LCD_CLK的整数分频,系统会选择一个最接近你设置的频率。希望对您有帮助!! z* d1 H9 d6 a8 L2 J- f
teddy 发表于 2014-9-5 12:01 0 q9 l$ Q& q3 H您好!The pixel clock (LCD_PCLK) frequency is derived from LCD_CLK,LCD_CLK是由PLL0_SYSCLK2提供,目 ...
+ Y; u+ D2 H2 @7 Q, d. X# ~1 s- @你好,teddy" g6 P4 E. E/ p
用TL自己带的uboot,PLL0_SYSCLK2=PLL0_SYSCLK1/2=228M,这个没问题吧,我现在在framebuffer的驱动中把像素时钟改为9.12M(TL的屏太大,我项目换个小屏),9.12*25=228M,分频系数应该是整数吧,调整后,我重新编译了内核,启动后我测量像素时钟信号是17M多,为什么呢? 7 U5 r( Y. e' l/ A8 k