【新手求助】OMAPL138的DSP部分在Debug时如何初始化DDR

wshtyr

在CCS6.1里用向导生成的SYS/BIOS模版，BOOT设成DEBUG模式，编译链接后点Debug，提示C674X_0: File Loader: Verification failed: Values at address 0x00000000C0000000 do not match Please verify target memory and memory map.


+ j7 |! ?# H5 e( \7 r8 K查看链接文件，所有的可执行代码和数据都放到了DDR里。然后我添加了OMAPL138_DSP.gel文件，并在里面添加了初始化DDR的语句：
" D+ F' D9 d; t5 A0 ]! G. b1 D

1. OnTargetConnect( )
   9 [7 {! s, A* a# U3 x, v
2. {
   ; b! ]( R1 _4 O
3.     Clear_Memory_Map();
   
4.     Setup_Memory_Map();
   
5.     DEVICE_kickUnlock();
   
6.     PSC_All_On_Full_EVM();
   3 `1 R( d# a' o- ~, r1 b
7.     Set_Core_300MHz();
   
8.     Set_DDRPLL_150MHz();
   ( X# u9 T. c. G7 Y' E2 s+ J
9.     DEVICE_mDDRConfig(150);
   
10. }

复制代码

再Debug仍然提示Verification failed，求前辈指点。。。

希望缄默

平台选的不对吧

wshtyr

希望缄默 发表于 2015-6-4 19:38
9 A" v9 B6 z. c平台选的不对吧

. Y7 M# ]# e% R1 r0 o( o2 e7 m问题解决了，是gel文件选的不对，去TI的论坛上搜了一个用上就好了

wshtyr

希望缄默 发表于 2015-6-4 19:38
平台选的不对吧

" d, S( @8 i9 c; _: s, b/ ~3 r! r  z另外，我不清楚TI不同版本的CCS之间的差异有多大，是不是大到已经不能通过分析错误提示来排查问题了

9 N7 u% ~' \' i6 b但作为创龙的客户，我希望创龙能从客户的角度出发，从分析问题本身出发，多提些有建设性的建议。以我遇到的问题为例，你们是不是应该考虑我的DDR初始化是否有问题，我的gel文件是否来路不明，换你们的gel文件能否解决问题，而不是一看到软件版本和你们的不一样就不看下去了

8 A) k7 r: ~- ?8 v# }) ~很多时候我们不需要手把手的辅助，我们需要的是解决问题的思路

希望缄默

wshtyr 发表于 2015-6-4 20:11
4 b% {; b" _7 d另外，我不清楚TI不同版本的CCS之间的差异有多大，是不是大到已经不能通过分析错误提示来排查问题了
2 m2 r6 n( B4 l' _) Y
0 H8 ~) V( x3 I* n4 |, ~3 I/ H但 ...

6 |/ L2 a$ O, e9 x' H. v你理解错误
3 B6 k  i5 |$ y" g# E2 r9 V( Q
C674X_0: File Loader: Verification failed: Values at address 0x00000000C0000000 do not match Please verify target memory and memory map
$ B4 J" P3 ~# D3 M# S/ @
& T) _2 c- m1 ]  g& }3 w1 ?. N这句话提示的是内存问题而 SYS/BIOS  下内存的分配是由平台配置的
; ^3 p; |9 m; g: F9 P这个平台是指 Platform 组件而不是 CCS 版本