【新手求助】OMAPL138的DSP部分在Debug时如何初始化DDR

wshtyr

在CCS6.1里用向导生成的SYS/BIOS模版，BOOT设成DEBUG模式，编译链接后点Debug，提示C674X_0: File Loader: Verification failed: Values at address 0x00000000C0000000 do not match Please verify target memory and memory map.


/ A* Q! m- Y6 O, }& `查看链接文件，所有的可执行代码和数据都放到了DDR里。然后我添加了OMAPL138_DSP.gel文件，并在里面添加了初始化DDR的语句：
; d; u! U& @. C  d$ W1 D) b
" V9 o: T/ s) e4 H7 S! {: a
4 `2 I- A  I& y+ G+ l" }

1. OnTargetConnect( )
   
2. {
   
3.     Clear_Memory_Map();
     L' p1 d& ?! d% ~* |5 w
4.     Setup_Memory_Map();
   5 A2 ~: d1 l( }4 U
5.     DEVICE_kickUnlock();
   6 `2 r- U$ x9 w7 @8 x+ V
6.     PSC_All_On_Full_EVM();
   
7.     Set_Core_300MHz();
   
8.     Set_DDRPLL_150MHz();
   3 ~4 }( Y1 H& b* t6 N! E( {1 {
9.     DEVICE_mDDRConfig(150);
   * l1 D5 B) z3 s. P+ B
10. }

复制代码

再Debug仍然提示Verification failed，求前辈指点。。。

希望缄默

平台选的不对吧

wshtyr

希望缄默 发表于 2015-6-4 19:38
平台选的不对吧

' b, l3 O' g; O1 X/ |9 Z5 _问题解决了，是gel文件选的不对，去TI的论坛上搜了一个用上就好了

wshtyr

希望缄默 发表于 2015-6-4 19:38
- I6 |, n7 \2 R# B  u平台选的不对吧

" I$ w$ N' n0 k$ h+ _4 h6 x另外，我不清楚TI不同版本的CCS之间的差异有多大，是不是大到已经不能通过分析错误提示来排查问题了

8 v0 A4 i1 ~. R5 G" v0 c8 Q9 Q% y但作为创龙的客户，我希望创龙能从客户的角度出发，从分析问题本身出发，多提些有建设性的建议。以我遇到的问题为例，你们是不是应该考虑我的DDR初始化是否有问题，我的gel文件是否来路不明，换你们的gel文件能否解决问题，而不是一看到软件版本和你们的不一样就不看下去了
8 L3 H$ G2 L% Q6 n' W5 S& a
很多时候我们不需要手把手的辅助，我们需要的是解决问题的思路

希望缄默

wshtyr 发表于 2015-6-4 20:11
( f- c+ \* n7 C  ~) \另外，我不清楚TI不同版本的CCS之间的差异有多大，是不是大到已经不能通过分析错误提示来排查问题了

但 ...

( |' r# m% X1 }3 |/ M0 {你理解错误
4 M* q" z8 V9 A
  x. l0 {2 b- ~$ r2 ?7 @C674X_0: File Loader: Verification failed: Values at address 0x00000000C0000000 do not match Please verify target memory and memory map
/ W( y5 [5 M  O0 l6 k3 m" T2 {
这句话提示的是内存问题而 SYS/BIOS  下内存的分配是由平台配置的
这个平台是指 Platform 组件而不是 CCS 版本