请问创龙的工程师，有用FPGA开发过AD7606驱动的么？

hanxiao123

我现在用FPGA开发AD706的驱动，使用并行方式，如果不用frstdata信号，是否也能判断数据到来？我看到网上有人没用frstdata信号，而是两个转换间隔500us，不知道这样做对不对？另外我想知道，怎么计算输出一个数据占了多少个时钟周期？请赐教！谢谢
: Z, }" ^* B/ B

Lewis

' x3 K& d0 s2 T3 t+ m/ \

1、不需要frstdata信号，可以忽略，判断数据到来是通过BUSY信号，检测到busy的下降沿后读数据(先要给ad7606的convst一个
" U) c' u: B" y6 P信号启动转换）
2、500us足够ad7606完成一次转换，也是可以的，但通过检测BUSY信号可以更及时读到数据
9 W' X; i: D3 q* z  i3、用示波器量就可以知道一次转换用多长时间啊
# h6 B& a9 `3 @3 p; m1 ?
" p  [4 ]0 P) d! I6 s

Lewis

6 s9 X$ S: J8 u1 K7 M- \. [7 n
0 a6 E- e0 j) l6 H2 w
3 \! k; a3 {  E3 F% {

hanxiao123

9 g$ @$ B- j. a- x3 k* O' r9 }; y, `
% r0 P! y( X" T" l. p; L4 M/ P
/ M/ l2 q5 |/ l1 W' s谢谢您的回答，我其实是用AD7609做的，但看到7609和7606从时序上是差不多的。现在遇到一个问题，BUSY高电平持续时间只有2us，frstdata在八个通道输出的时候却有两个，而且输出的都是无效数据？请高手指点，非常感谢

Lewis

我觉得应该要先排除硬件问题，我看ad7606和ad7609的时序基本是一致的，可以先尝试用dsp去读，看能不能读到数据，使用ad7606例程，只需修改每次busy触发的中断读16次数据就可以。
( V' |6 r3 {4 Z. V5 i7 i