omapl138的dsp核进行UPP数据发送的时候，出现数据错位的情况

鹰飞

程序upp通讯部分是从demo中uPP_B_TO_A移植过来。

* W6 M! H% d6 R6 ~% a1.linux系统下由arm控制dsp通过upp往fpga发送数据，程序运行过程中，开始upp数据传输接受正常。
8 d9 W8 Q; `% u7 K3 T9 _8 j+ N
" W" X$ s# a8 o# [8 S4 ~1 P+ |2.由arm控制dsp不停的启动，停止upp数据发送；在某一次发送时出现数据错位（通过fpga从数据总线抓取数据），然后fpga接受的数据都是错位的，重新加载dsp程序也无法恢复fpga接收正常数据，重启上电L138后再运行dsp程序upp的数据恢复正常。

3.通过dlb寄存器进行BA回环发现错误的数据情况如下（与通过fpga从数据总线抓取数据一致）：发送缓冲的数据顺序是1~128，但是回环到A通道，收到的数据是64~127,0~63。在测试过程中仿真器查看到UPQD0-2的值跟正常时一样，发送区数据顺序正确（在调试过程中查看寄存器及发送区地址，发送区是8字节对齐的，寄存器值没有发现异常） 。经过一段时间的测试，发现不是数据错位，而是0-63的数据是上次发送的值，二64-127的数据是本次的值。每次错误的字节数不一致，有时是前面112个数据都是上次的，有时只有16个数据是上次，64是最多的情况。

! `  C5 M/ r" t! R4.upp发送数据是通过fpga给dsp的gpio发送周期40us的方波，但是dsp以40us的间隔在gpio中断处理程序中往fpga送1行512字节的数据；
2 Z8 N6 A7 |1 S5 ]
" }- N1 @( ]& E  V% I; j
* E- F+ l' v& b4 x- W附：发送时钟设置为37.5M，传输为b通道16bit传输，实际测量upp发送的enable信号持续大概7us；中间fpga没送wait信号；UPTCR的发送设为64和256都试过，结果都会出现错位。
部分定义如下
#define upp_line_size        (128)
9 u6 {. N9 b1 A; x7 X7 X#define upp_line_count_s     (1)
2 |; C% E! x/ n$ K! S3 u# x#define upp_line_count_r     (1)
# i! i+ }/ A, o$ ?8 P7 _#define upp_frame_size_s       (upp_line_size * upp_line_count_s)
#define upp_frame_size_r       (upp_line_size * upp_line_count_r)
#define upp_line_offset_s      (upp_line_size)
#define upp_line_offset_r      (upp_line_size)
9 C0 m4 v& ]+ O* B  P+ |
( s& F+ ^: m4 R0 L& v5 z. _#pragma DATA_ALIGN(upp_buffer_s, 8)
0 n' V3 ^5 ^# E6 k9 Q+ C#pragma DATA_ALIGN(upp_buffer_r, 8)
volatile Uint32 upp_buffer_s[upp_frame_size_s];
8 M6 T% t4 ?4 ?  i5 e; T1 |volatile Uint32 upp_buffer_r[upp_frame_size_s];
0 R* l' F, c# S3 [+ h
2 n: }. O2 N8 n! N4 Q5 S/ l请教：这可能是出现什么问题了。

8 L+ V3 s. x5 o) P

human

可以参考OMAPL138光盘资料demo\syslink下的ad_console的例程

希望缄默

DSP 端有没有用缓存？
FPGA 端有没有用 FIFO？