omapl138的dsp核进行UPP数据发送的时候，出现数据错位的情况

鹰飞

程序upp通讯部分是从demo中uPP_B_TO_A移植过来。
% k0 S5 O$ W! o9 |( i$ L+ ^+ B
1.linux系统下由arm控制dsp通过upp往fpga发送数据，程序运行过程中，开始upp数据传输接受正常。

2.由arm控制dsp不停的启动，停止upp数据发送；在某一次发送时出现数据错位（通过fpga从数据总线抓取数据），然后fpga接受的数据都是错位的，重新加载dsp程序也无法恢复fpga接收正常数据，重启上电L138后再运行dsp程序upp的数据恢复正常。
3 l# C9 l( \& Y, e* J0 M2 Q  ~
" P* |) x" W* q3.通过dlb寄存器进行BA回环发现错误的数据情况如下（与通过fpga从数据总线抓取数据一致）：发送缓冲的数据顺序是1~128，但是回环到A通道，收到的数据是64~127,0~63。在测试过程中仿真器查看到UPQD0-2的值跟正常时一样，发送区数据顺序正确（在调试过程中查看寄存器及发送区地址，发送区是8字节对齐的，寄存器值没有发现异常） 。经过一段时间的测试，发现不是数据错位，而是0-63的数据是上次发送的值，二64-127的数据是本次的值。每次错误的字节数不一致，有时是前面112个数据都是上次的，有时只有16个数据是上次，64是最多的情况。
  d0 T6 ~( s6 m
% N5 p% ?3 c; Z! R' k+ ?4.upp发送数据是通过fpga给dsp的gpio发送周期40us的方波，但是dsp以40us的间隔在gpio中断处理程序中往fpga送1行512字节的数据；
) d7 M: T6 N2 J4 h

7 u  f* o7 J5 _附：发送时钟设置为37.5M，传输为b通道16bit传输，实际测量upp发送的enable信号持续大概7us；中间fpga没送wait信号；UPTCR的发送设为64和256都试过，结果都会出现错位。
  i, I7 A& y2 j- V: x部分定义如下
( Y) s7 C6 A: z5 R4 X9 d& |#define upp_line_size        (128)
#define upp_line_count_s     (1)
#define upp_line_count_r     (1)
#define upp_frame_size_s       (upp_line_size * upp_line_count_s)
( N4 z6 u8 L# u& i#define upp_frame_size_r       (upp_line_size * upp_line_count_r)
& W- e( B' ^0 j- ?2 U7 L2 X#define upp_line_offset_s      (upp_line_size)
* L" `# d, i1 g7 b#define upp_line_offset_r      (upp_line_size)
# J. `# I% o; \* s  z7 B/ T& m, @  t
0 ?  A" Q8 c% {( n0 [, t#pragma DATA_ALIGN(upp_buffer_s, 8)
#pragma DATA_ALIGN(upp_buffer_r, 8)
volatile Uint32 upp_buffer_s[upp_frame_size_s];
. {6 @& Q( U+ a0 O* Qvolatile Uint32 upp_buffer_r[upp_frame_size_s];
8 I3 ?  ?- j: ?9 c" w
请教：这可能是出现什么问题了。

human

可以参考OMAPL138光盘资料demo\syslink下的ad_console的例程

希望缄默

DSP 端有没有用缓存？
& E  K/ p- v* u# F6 _7 qFPGA 端有没有用 FIFO？