MCASP自环配置。 - OMAP-L138 - 嵌入式开发者社区 - 51ele.net
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[未解决] MCASP自环配置。

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发表于 2018-11-7 13:28:07 | 只看该作者 回帖奖励 |正序浏览 |阅读模式
我项目上用OMAPL138的板子MCASP的引脚都是链接的FPGA,所以在FPGA这端设置的MCASP自环。把axr0接收到的通过axr1发回去。
部分代码如下
input mcasp_afsx,
, P$ T& H+ P; H% K; hinput mcasp_ahclkx,  L! a/ K' b$ E
input mcasp_aclkx,
# q8 o9 d1 J' E$ rinput axr0,
  F0 N8 O3 b; }+ J5 T
. Z) ^  ]$ e0 s, j8 O1 q2 \: ]output mcasp_afsr,
( w; V6 d" `1 R/ ~# e$ N' s5 ^output mcasp_ahclkr,. [- n, F, [% E4 Q8 _$ T
output mcasp_aclkr,0 i* L# L0 S* O( S6 v! X
output axr1,: W( i& x1 U* Q* c. `1 S
assign mcasp_afsr = mcasp_afsx;6 P; N+ S# w  c1 o% k/ x
assign mcasp_aclkr = mcasp_aclkx;+ S- c( P* x9 H+ G3 ?1 }) v
assign mcasp_ahclkr = mcasp_ahclkx;! Q- v; Q4 ?4 b
assign axr1 = axr0;
5 m7 `1 o, T% X6 M4 @

$ S( ?! `2 `! \; }& x3 c  j
在OMAPL138这端,通过axr0接口发固定的数,axr1接收。
在配置MACASP的时候,发送全部取内部时钟,接收全部取外部时钟。
一直循环发送,但是接收不到。在FPGA端也没有看到时钟和信号的波形。
部分代码如下,关于edma3的部分未做变化。
, l/ O. l" l+ f# u, E
static void McASPI2SConfigure(void)
& \- c: T* ^2 q8 S% ]2 h5 ^& e{
- \3 J1 O3 A- \2 i% V/ gMcASPRxReset(SOC_MCASP_0_CTRL_REGS);
" g% P7 k  f- s3 T. m5 mMcASPTxReset(SOC_MCASP_0_CTRL_REGS);
/* Enable the FIFOs for DMA transfer */
8 O7 m3 k" _6 b1 |. sMcASPReadFifoEnable(SOC_MCASP_0_FIFO_REGS, 1, 1);
+ s0 `( i( C( @7 a& I: E4 o+ H$ O+ kMcASPWriteFifoEnable(SOC_MCASP_0_FIFO_REGS, 1, 1);
/* Set I2S format in the transmitter/receiver format units */
5 T' B# a# e/ A8 TMcASPRxFmtI2SSet(SOC_MCASP_0_CTRL_REGS, WORD_SIZE, SLOT_SIZE,
7 _8 v6 ?1 m2 z: A* ^" g4 O$ ]MCASP_RX_MODE_DMA);' d% \6 E9 m# ]. y& w
McASPTxFmtI2SSet(SOC_MCASP_0_CTRL_REGS, WORD_SIZE, SLOT_SIZE,
6 a* X2 Z, q3 l7 r2 F. k7 wMCASP_TX_MODE_DMA);
/* Configure the frame sync. I2S shall work in TDM format with 2 slots */
( `" ~+ M1 {8 O# j# n# j- ZMcASPRxFrameSyncCfg(SOC_MCASP_0_CTRL_REGS, 2, MCASP_RX_FS_WIDTH_WORD,
' L  P, T# M. }MCASP_RX_FS_EXT_BEGIN_ON_FALL_EDGE);4 A+ o6 q% g5 e# Q  H) g
McASPTxFrameSyncCfg(SOC_MCASP_0_CTRL_REGS, 2, MCASP_TX_FS_WIDTH_WORD,
' z' C8 A, j9 |( R1 M' cMCASP_TX_FS_INT_BEGIN_ON_RIS_EDGE);
/* configure the clock for receiver */! F, A) t% f$ R$ T
McASPRxClkCfg(SOC_MCASP_0_CTRL_REGS, MCASP_RX_CLK_EXTERNAL, 0, 0);
9 B; d4 }2 \+ [6 A! HMcASPRxClkPolaritySet(SOC_MCASP_0_CTRL_REGS, MCASP_RX_CLK_POL_RIS_EDGE);
5 G8 S' K  ]$ t" cMcASPRxClkCheckConfig(SOC_MCASP_0_CTRL_REGS, MCASP_RX_CLKCHCK_DIV32,
; |: X) ~) a* k0 @* {. a) O4 r0x00, 0xFF);
/* configure the clock for transmitter */) ?9 B% a( s& s( J0 ?9 r
McASPTxClkCfg(SOC_MCASP_0_CTRL_REGS, MCASP_TX_CLK_INTERNAL, 11, 1);0 M, A0 a' K: C2 r+ h8 `2 E" r
McASPTxClkPolaritySet(SOC_MCASP_0_CTRL_REGS, MCASP_TX_CLK_POL_FALL_EDGE); , {! l* D: R* A# y% N0 O% A
McASPTxClkCheckConfig(SOC_MCASP_0_CTRL_REGS, MCASP_TX_CLKCHCK_DIV32,% \" u' l  a! B# z1 ~( I; b
0x00, 0xFF);1 ^" D0 T$ B" s

1 o; p/ B: A* d/ F9 f/* Enable synchronization of RX and TX sections */
7 U' @# p, p* t( ~% KMcASPTxRxClkSyncEnable(SOC_MCASP_0_CTRL_REGS);
/* Enable the transmitter/receiver slots. I2S uses 2 slots */
; k  e1 d# N+ vMcASPRxTimeSlotSet(SOC_MCASP_0_CTRL_REGS, I2S_SLOTS);9 N( x$ j. M1 w! K) F/ D% z& {
McASPTxTimeSlotSet(SOC_MCASP_0_CTRL_REGS, I2S_SLOTS);
/*
2 x4 [9 y) k8 v; F" Z: p** Set the serializers, Currently only one serializer is set as
5 O% ]2 `; [/ C** transmitter and one serializer as receiver.$ }# g1 S. c: ?0 M7 q( `
*/$ j1 X8 ^" C; V4 A6 ~7 u
McASPSerializerRxSet(SOC_MCASP_0_CTRL_REGS, MCASP_XSER_RX);
  V2 m. h2 Y9 w* m1 Y  `McASPSerializerTxSet(SOC_MCASP_0_CTRL_REGS, MCASP_XSER_TX);
/*! |: q. R& f7 r7 u
** Configure the McASP pins
$ i7 j+ ~9 k  l; A2 E# {** Input - Frame Sync, Clock and Serializer Rx
) e; g# r- P# ~+ P** Output - Serializer Tx is connected to the input of the codec
" r( d& r, M- k% f/ C0 H*/8 L- n! I# `& D& Y% y/ {% e
McASPPinMcASPSet(SOC_MCASP_0_CTRL_REGS, 0xFFFFFFFF);
  E% X0 a) G+ R. O: FMcASPPinDirOutputSet(SOC_MCASP_0_CTRL_REGS,MCASP_PIN_AXR(MCASP_XSER_TX));
( K6 q8 {" |6 u4 p9 }McASPPinDirInputSet(SOC_MCASP_0_CTRL_REGS, MCASP_PIN_AFSX0 W6 d# g# G% H' ?0 }! o
| MCASP_PIN_ACLKX7 V6 \  I- @: w5 ]
| MCASP_PIN_AHCLKX
# z3 u+ k7 i: T8 I+ ~. B- p| MCASP_PIN_AXR(MCASP_XSER_RX));
/* Enable error interrupts for McASP */( g, `% f0 ~/ H* Z2 q' F0 O. i& R# g
McASPTxIntEnable(SOC_MCASP_0_CTRL_REGS, MCASP_TX_DMAERROR ) g6 [# k: U" {+ ]9 W7 M
| MCASP_TX_CLKFAIL ; |2 L4 X% @2 Y2 Y
| MCASP_TX_SYNCERROR
+ `# P/ P4 [. D| MCASP_TX_UNDERRUN);
McASPRxIntEnable(SOC_MCASP_0_CTRL_REGS, MCASP_RX_DMAERROR 9 D/ ^1 f* {4 i. s& {6 c
| MCASP_RX_CLKFAIL
0 @3 o, v5 _1 Q- N% s: `. o| MCASP_RX_SYNCERROR
4 E+ a2 F# A) d# J9 R: N9 ~| MCASP_RX_OVERRUN);
7 E2 L  T+ `( b$ \3 z" B% k}
static void I2SDataTxRxActivate(void)
! q  E8 v! u( v0 s8 e3 ]; g{% q  T& Z0 |3 v6 @
/* Start the clocks */
. I" w  G; o: x: w6 GMcASPRxClkStart(SOC_MCASP_0_CTRL_REGS, MCASP_RX_CLK_EXTERNAL);
! u2 i+ U+ W3 L' ?& M. _McASPTxClkStart(SOC_MCASP_0_CTRL_REGS, MCASP_TX_CLK_INTERNAL);
/* Enable EDMA for the transfer */
- w7 a1 w5 d$ Q3 n/ o& m( `) {EDMA3EnableTransfer(SOC_EDMA30CC_0_REGS, EDMA3_CHA_MCASP0_RX,# z  w5 {% j3 n5 h  J/ e
EDMA3_TRIG_MODE_EVENT);
8 n4 R% f- R' e$ a7 a( F  nEDMA3EnableTransfer(SOC_EDMA30CC_0_REGS,
4 ]& X& d, X7 {# d/ HEDMA3_CHA_MCASP0_TX, EDMA3_TRIG_MODE_EVENT);
/* Activate the serializers */3 q$ x7 V, n% o
McASPRxSerActivate(SOC_MCASP_0_CTRL_REGS);% b4 \2 H' ]7 K; e1 }$ k
McASPTxSerActivate(SOC_MCASP_0_CTRL_REGS);
/* make sure that the XDATA bit is cleared to zero */
1 t0 Q7 g% W$ t% o' Z- v' E" Ywhile(McASPTxStatusGet(SOC_MCASP_0_CTRL_REGS) & MCASP_TX_STAT_DATAREADY);
/* Activate the state machines */
+ ?$ J; W2 t4 ]0 B# u7 SMcASPRxEnable(SOC_MCASP_0_CTRL_REGS);+ B3 t, W: u+ E; b# n/ t' c
McASPTxEnable(SOC_MCASP_0_CTRL_REGS);3 |# m) |, M0 Q
}
" P* M5 `, u. Z- C7 {
请问:问题出在哪了,时钟按照这样配是否有错。
另外我看XDATA一直是0,接收的rxbuf0,1,2里有一般全是FFFF一半全是0.

. v' {8 E, X# a) _/ d; `5 s! E1 `
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