请问创龙的工程师，有用FPGA开发过AD7606驱动的么？

hanxiao123

我现在用FPGA开发AD706的驱动，使用并行方式，如果不用frstdata信号，是否也能判断数据到来？我看到网上有人没用frstdata信号，而是两个转换间隔500us，不知道这样做对不对？另外我想知道，怎么计算输出一个数据占了多少个时钟周期？请赐教！谢谢
% T5 y# c/ x, r  p, h

Lewis

1、不需要frstdata信号，可以忽略，判断数据到来是通过BUSY信号，检测到busy的下降沿后读数据(先要给ad7606的convst一个
" T/ }# Q4 P+ b/ L5 |0 f信号启动转换）
) @3 M# E8 c3 E- x& f$ G2、500us足够ad7606完成一次转换，也是可以的，但通过检测BUSY信号可以更及时读到数据
" |/ q( `+ [- _# l3、用示波器量就可以知道一次转换用多长时间啊
5 d8 t( v5 c: Y, k

9 A, V4 b; A* B* {2 I

Lewis

( u9 @, X0 U" f) N/ d/ Z

hanxiao123

7 h0 E7 Y8 b3 `4 m$ V2 g: D6 D
7 F3 ~+ W3 n' y) N3 ]8 C
: Y4 e! K- N  F+ x; w谢谢您的回答，我其实是用AD7609做的，但看到7609和7606从时序上是差不多的。现在遇到一个问题，BUSY高电平持续时间只有2us，frstdata在八个通道输出的时候却有两个，而且输出的都是无效数据？请高手指点，非常感谢
* a  }( K5 @1 o3 K" ?# n  h

Lewis

我觉得应该要先排除硬件问题，我看ad7606和ad7609的时序基本是一致的，可以先尝试用dsp去读，看能不能读到数据，使用ad7606例程，只需修改每次busy触发的中断读16次数据就可以。
# g* ?; @0 L0 K$ R5 _. ]( c9 n7 p