MCASP自环配置。

wapdasta

我项目上用OMAPL138的板子MCASP的引脚都是链接的FPGA，所以在FPGA这端设置的MCASP自环。把axr0接收到的通过axr1发回去。

部分代码如下

input mcasp_afsx,
, B& W, I1 d- \5 A9 D# L9 y7 ?% S4 |' \# @input mcasp_ahclkx,
input mcasp_aclkx,
) e/ i+ f2 B6 u3 Pinput axr0,
. I! ~8 m3 G5 i; i* I- R
output mcasp_afsr,
output mcasp_ahclkr,
& ?; H5 v9 m/ Zoutput mcasp_aclkr,
output axr1,
8 n0 O3 C$ L% D1 |+ [% E% ~9 W: L

assign mcasp_afsr = mcasp_afsx;
+ S# S2 C1 t7 N* n  lassign mcasp_aclkr = mcasp_aclkx;
assign mcasp_ahclkr = mcasp_ahclkx;
4 {" Z2 k2 I- S3 Z6 M- p3 V; \assign axr1 = axr0;

在OMAPL138这端，通过axr0接口发固定的数，axr1接收。

在配置MACASP的时候，发送全部取内部时钟，接收全部取外部时钟。

一直循环发送，但是接收不到。在FPGA端也没有看到时钟和信号的波形。

部分代码如下，关于edma3的部分未做变化。

static void McASPI2SConfigure(void)
{
" ~& M1 o+ c8 n5 r. @2 Q+ W+ m& f4 F  d6 s2 \McASPRxReset(SOC_MCASP_0_CTRL_REGS);
( W6 e8 C$ J+ a6 y& f; W! ^McASPTxReset(SOC_MCASP_0_CTRL_REGS);

/* Enable the FIFOs for DMA transfer */
. J4 Z7 h+ F1 y% B+ |6 X  iMcASPReadFifoEnable(SOC_MCASP_0_FIFO_REGS, 1, 1);
% c9 g1 d( b+ i7 K' F* Z. sMcASPWriteFifoEnable(SOC_MCASP_0_FIFO_REGS, 1, 1);

/* Set I2S format in the transmitter/receiver format units */
McASPRxFmtI2SSet(SOC_MCASP_0_CTRL_REGS, WORD_SIZE, SLOT_SIZE,
MCASP_RX_MODE_DMA);
  \$ ^; p) k8 f1 ~1 k& CMcASPTxFmtI2SSet(SOC_MCASP_0_CTRL_REGS, WORD_SIZE, SLOT_SIZE,
' y5 v4 ?& \! B' {( Y, h$ z' \MCASP_TX_MODE_DMA);

/* Configure the frame sync. I2S shall work in TDM format with 2 slots */
McASPRxFrameSyncCfg(SOC_MCASP_0_CTRL_REGS, 2, MCASP_RX_FS_WIDTH_WORD,
MCASP_RX_FS_EXT_BEGIN_ON_FALL_EDGE);
McASPTxFrameSyncCfg(SOC_MCASP_0_CTRL_REGS, 2, MCASP_TX_FS_WIDTH_WORD,
MCASP_TX_FS_INT_BEGIN_ON_RIS_EDGE);

/* configure the clock for receiver */
McASPRxClkCfg(SOC_MCASP_0_CTRL_REGS, MCASP_RX_CLK_EXTERNAL, 0, 0);
: M) x+ [7 I3 k2 r4 fMcASPRxClkPolaritySet(SOC_MCASP_0_CTRL_REGS, MCASP_RX_CLK_POL_RIS_EDGE);
. u" n) S8 U) u3 J/ j7 {McASPRxClkCheckConfig(SOC_MCASP_0_CTRL_REGS, MCASP_RX_CLKCHCK_DIV32,
/ J; B8 [" `& z$ g# j0x00, 0xFF);

/* configure the clock for transmitter */
$ F/ {" t- H8 \: V3 ~. y7 u& U3 @. iMcASPTxClkCfg(SOC_MCASP_0_CTRL_REGS, MCASP_TX_CLK_INTERNAL, 11, 1);
McASPTxClkPolaritySet(SOC_MCASP_0_CTRL_REGS, MCASP_TX_CLK_POL_FALL_EDGE);
McASPTxClkCheckConfig(SOC_MCASP_0_CTRL_REGS, MCASP_TX_CLKCHCK_DIV32,
- V. `0 W. a0 w7 T- Q0x00, 0xFF);
. L5 g) h; S1 V( q& R
0 I  B; b( b' ^+ e% \/* Enable synchronization of RX and TX sections */
; p$ m% i' E5 \, G! a- V% V# U) r: OMcASPTxRxClkSyncEnable(SOC_MCASP_0_CTRL_REGS);

/* Enable the transmitter/receiver slots. I2S uses 2 slots */
McASPRxTimeSlotSet(SOC_MCASP_0_CTRL_REGS, I2S_SLOTS);
McASPTxTimeSlotSet(SOC_MCASP_0_CTRL_REGS, I2S_SLOTS);

/*
* H  a" E  s  S3 Y1 w' r( p** Set the serializers, Currently only one serializer is set as
* j0 @$ V8 ~& B, j: J3 S- w** transmitter and one serializer as receiver.
5 }7 L) b( H3 ]*/
1 z+ c/ F/ g0 ?- l$ P: z0 wMcASPSerializerRxSet(SOC_MCASP_0_CTRL_REGS, MCASP_XSER_RX);
- ?. R: g3 s8 R" _( `  ?+ B; ?McASPSerializerTxSet(SOC_MCASP_0_CTRL_REGS, MCASP_XSER_TX);

/*
** Configure the McASP pins
** Input - Frame Sync, Clock and Serializer Rx
** Output - Serializer Tx is connected to the input of the codec
. W5 k% O3 }. C*/
McASPPinMcASPSet(SOC_MCASP_0_CTRL_REGS, 0xFFFFFFFF);
  |0 w7 Q: b1 w. H1 Z- l/ e, S3 L+ RMcASPPinDirOutputSet(SOC_MCASP_0_CTRL_REGS,MCASP_PIN_AXR(MCASP_XSER_TX));
# R5 s6 @( @' FMcASPPinDirInputSet(SOC_MCASP_0_CTRL_REGS, MCASP_PIN_AFSX
+ _  ~( m  q- q* F" k2 c| MCASP_PIN_ACLKX
| MCASP_PIN_AHCLKX
| MCASP_PIN_AXR(MCASP_XSER_RX));

/* Enable error interrupts for McASP */
3 x  J5 d. ^/ d7 _McASPTxIntEnable(SOC_MCASP_0_CTRL_REGS, MCASP_TX_DMAERROR
| MCASP_TX_CLKFAIL
| MCASP_TX_SYNCERROR
| MCASP_TX_UNDERRUN);

McASPRxIntEnable(SOC_MCASP_0_CTRL_REGS, MCASP_RX_DMAERROR
% M  K7 |' I1 k. W; k| MCASP_RX_CLKFAIL
1 b  H: L7 }" _. Q" ]' B/ F| MCASP_RX_SYNCERROR
6 s6 s8 {8 W" M| MCASP_RX_OVERRUN);
}

static void I2SDataTxRxActivate(void)
{
/* Start the clocks */
McASPRxClkStart(SOC_MCASP_0_CTRL_REGS, MCASP_RX_CLK_EXTERNAL);
6 H1 t  p3 m/ iMcASPTxClkStart(SOC_MCASP_0_CTRL_REGS, MCASP_TX_CLK_INTERNAL);

/* Enable EDMA for the transfer */
EDMA3EnableTransfer(SOC_EDMA30CC_0_REGS, EDMA3_CHA_MCASP0_RX,
  \  C2 x/ T3 h" FEDMA3_TRIG_MODE_EVENT);
$ _+ R) i. t' \! m1 e) B) _EDMA3EnableTransfer(SOC_EDMA30CC_0_REGS,
EDMA3_CHA_MCASP0_TX, EDMA3_TRIG_MODE_EVENT);

/* Activate the serializers */
McASPRxSerActivate(SOC_MCASP_0_CTRL_REGS);
McASPTxSerActivate(SOC_MCASP_0_CTRL_REGS);

/* make sure that the XDATA bit is cleared to zero */
% E& ~9 h  X( Q$ i  f6 vwhile(McASPTxStatusGet(SOC_MCASP_0_CTRL_REGS) & MCASP_TX_STAT_DATAREADY);

/* Activate the state machines */
6 S3 l/ \; x: k$ L1 W0 w) YMcASPRxEnable(SOC_MCASP_0_CTRL_REGS);
. i3 B' {/ d+ }% [8 e, Y3 QMcASPTxEnable(SOC_MCASP_0_CTRL_REGS);
  q- I; J; h6 z% P}

请问：问题出在哪了，时钟按照这样配是否有错。

另外我看XDATA一直是0，接收的rxbuf0,1,2里有一般全是FFFF一半全是0.