MCASP自环配置。

wapdasta

我项目上用OMAPL138的板子MCASP的引脚都是链接的FPGA，所以在FPGA这端设置的MCASP自环。把axr0接收到的通过axr1发回去。

部分代码如下

input mcasp_afsx,
input mcasp_ahclkx,
input mcasp_aclkx,
input axr0,
- V9 |  F  h8 _) x) ?: o
. X  t$ B" R' g3 @) Zoutput mcasp_afsr,
output mcasp_ahclkr,
2 s" R/ `* E) Poutput mcasp_aclkr,
) r1 D, p: ^' ~* l  F& ^6 j! Zoutput axr1,

assign mcasp_afsr = mcasp_afsx;
. [" |* `5 a  l) b+ f5 cassign mcasp_aclkr = mcasp_aclkx;
0 k, \" o. Z2 ]  F' E9 ?assign mcasp_ahclkr = mcasp_ahclkx;
assign axr1 = axr0;

: c. C. G# J2 P" s( \8 R
/ S' @. g# ?& O7 a

在OMAPL138这端，通过axr0接口发固定的数，axr1接收。

在配置MACASP的时候，发送全部取内部时钟，接收全部取外部时钟。

一直循环发送，但是接收不到。在FPGA端也没有看到时钟和信号的波形。

部分代码如下，关于edma3的部分未做变化。

+ ?( X+ a1 g- Y7 D" W, W3 U0 L

static void McASPI2SConfigure(void)
{
7 x6 A% e' M$ e2 R; b& u; CMcASPRxReset(SOC_MCASP_0_CTRL_REGS);
# j, j0 p+ M  ~1 k/ kMcASPTxReset(SOC_MCASP_0_CTRL_REGS);

/* Enable the FIFOs for DMA transfer */
/ p% ^7 u3 T2 c+ f9 |  [: `6 ^% l( VMcASPReadFifoEnable(SOC_MCASP_0_FIFO_REGS, 1, 1);
McASPWriteFifoEnable(SOC_MCASP_0_FIFO_REGS, 1, 1);

/* Set I2S format in the transmitter/receiver format units */
; t0 s4 Z0 `) {+ BMcASPRxFmtI2SSet(SOC_MCASP_0_CTRL_REGS, WORD_SIZE, SLOT_SIZE,
4 b3 B( `, U; ], Z' |8 L! D0 y9 tMCASP_RX_MODE_DMA);
7 ~2 ]) ]! k9 _3 r0 [: n$ D* j$ XMcASPTxFmtI2SSet(SOC_MCASP_0_CTRL_REGS, WORD_SIZE, SLOT_SIZE,
0 o+ r% f) ^7 j" `MCASP_TX_MODE_DMA);

/* Configure the frame sync. I2S shall work in TDM format with 2 slots */
5 i0 }* x% y7 D6 f- G2 DMcASPRxFrameSyncCfg(SOC_MCASP_0_CTRL_REGS, 2, MCASP_RX_FS_WIDTH_WORD,
6 v( h# K8 r; G+ y6 QMCASP_RX_FS_EXT_BEGIN_ON_FALL_EDGE);
McASPTxFrameSyncCfg(SOC_MCASP_0_CTRL_REGS, 2, MCASP_TX_FS_WIDTH_WORD,
MCASP_TX_FS_INT_BEGIN_ON_RIS_EDGE);

/* configure the clock for receiver */
McASPRxClkCfg(SOC_MCASP_0_CTRL_REGS, MCASP_RX_CLK_EXTERNAL, 0, 0);
McASPRxClkPolaritySet(SOC_MCASP_0_CTRL_REGS, MCASP_RX_CLK_POL_RIS_EDGE);
5 M: J3 r7 g! T- PMcASPRxClkCheckConfig(SOC_MCASP_0_CTRL_REGS, MCASP_RX_CLKCHCK_DIV32,
0x00, 0xFF);

/* configure the clock for transmitter */
+ Z) `7 W; ~: c) u; p- o/ p3 J6 CMcASPTxClkCfg(SOC_MCASP_0_CTRL_REGS, MCASP_TX_CLK_INTERNAL, 11, 1);
; |9 }+ ?0 w5 `McASPTxClkPolaritySet(SOC_MCASP_0_CTRL_REGS, MCASP_TX_CLK_POL_FALL_EDGE);
) O) O, Y; @. ^McASPTxClkCheckConfig(SOC_MCASP_0_CTRL_REGS, MCASP_TX_CLKCHCK_DIV32,
0x00, 0xFF);
5 j. x. m1 [) F; H5 O
& [/ x! W$ E1 `& [2 N& P/* Enable synchronization of RX and TX sections */
McASPTxRxClkSyncEnable(SOC_MCASP_0_CTRL_REGS);

/* Enable the transmitter/receiver slots. I2S uses 2 slots */
/ n5 G' B$ I5 T) y/ ~McASPRxTimeSlotSet(SOC_MCASP_0_CTRL_REGS, I2S_SLOTS);
8 p/ N/ q& E3 j" F3 t% l2 pMcASPTxTimeSlotSet(SOC_MCASP_0_CTRL_REGS, I2S_SLOTS);

/*
** Set the serializers, Currently only one serializer is set as
** transmitter and one serializer as receiver.
*/
McASPSerializerRxSet(SOC_MCASP_0_CTRL_REGS, MCASP_XSER_RX);
McASPSerializerTxSet(SOC_MCASP_0_CTRL_REGS, MCASP_XSER_TX);

/*
2 M- d( ^7 ?$ u; |7 U  X** Configure the McASP pins
% ?# ~' u1 B- V! H. I& `+ ^** Input - Frame Sync, Clock and Serializer Rx
** Output - Serializer Tx is connected to the input of the codec
*/
+ v& q# `- L# k7 w1 I% q! LMcASPPinMcASPSet(SOC_MCASP_0_CTRL_REGS, 0xFFFFFFFF);
McASPPinDirOutputSet(SOC_MCASP_0_CTRL_REGS,MCASP_PIN_AXR(MCASP_XSER_TX));
McASPPinDirInputSet(SOC_MCASP_0_CTRL_REGS, MCASP_PIN_AFSX
1 z' g- G4 v. v& {/ N9 j/ ]+ t  ~| MCASP_PIN_ACLKX
| MCASP_PIN_AHCLKX
. V/ q0 L7 S8 W6 J. e| MCASP_PIN_AXR(MCASP_XSER_RX));

/* Enable error interrupts for McASP */
2 x. X% H3 @7 O# T; F9 QMcASPTxIntEnable(SOC_MCASP_0_CTRL_REGS, MCASP_TX_DMAERROR
6 v0 y. C# ~: P0 L1 d$ Q; h| MCASP_TX_CLKFAIL
| MCASP_TX_SYNCERROR
, _: c8 p2 C) _# B| MCASP_TX_UNDERRUN);

McASPRxIntEnable(SOC_MCASP_0_CTRL_REGS, MCASP_RX_DMAERROR
| MCASP_RX_CLKFAIL
' @, D' F" [  k. Q1 L1 y| MCASP_RX_SYNCERROR
| MCASP_RX_OVERRUN);
}

static void I2SDataTxRxActivate(void)
; z9 H; K/ H: J( T; T{
3 \9 O6 i) {; b1 Q  q- G/* Start the clocks */
6 k4 V$ B/ w$ `  oMcASPRxClkStart(SOC_MCASP_0_CTRL_REGS, MCASP_RX_CLK_EXTERNAL);
, ?- a6 I/ O- O( xMcASPTxClkStart(SOC_MCASP_0_CTRL_REGS, MCASP_TX_CLK_INTERNAL);

/* Enable EDMA for the transfer */
EDMA3EnableTransfer(SOC_EDMA30CC_0_REGS, EDMA3_CHA_MCASP0_RX,
EDMA3_TRIG_MODE_EVENT);
5 s, ?6 @$ k2 d8 z3 D/ b- U8 JEDMA3EnableTransfer(SOC_EDMA30CC_0_REGS,
EDMA3_CHA_MCASP0_TX, EDMA3_TRIG_MODE_EVENT);

/* Activate the serializers */
0 D* [/ r$ m3 _3 yMcASPRxSerActivate(SOC_MCASP_0_CTRL_REGS);
) B4 O; B" S0 ?/ F/ XMcASPTxSerActivate(SOC_MCASP_0_CTRL_REGS);

/* make sure that the XDATA bit is cleared to zero */
5 s( Y, `% p! mwhile(McASPTxStatusGet(SOC_MCASP_0_CTRL_REGS) & MCASP_TX_STAT_DATAREADY);

/* Activate the state machines */
McASPRxEnable(SOC_MCASP_0_CTRL_REGS);
McASPTxEnable(SOC_MCASP_0_CTRL_REGS);
}

请问：问题出在哪了，时钟按照这样配是否有错。

另外我看XDATA一直是0，接收的rxbuf0,1,2里有一般全是FFFF一半全是0.