关于UPP速度问题

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      小弟最近在用138的UPP跟FPGA通信，使用的是8位数据线宽，单速率模式，每1ms从FPGA端发送2K左右字节的数据，DSP端接收数据，每次写完DMA的三个寄存器后直到DMA传输完成，接收这2KBytes需要的时间竟然用了1.7ms左右，不知道为什么会这么慢？FPGA发送的时钟为20MHZ。请问DSP的UPP侧不是不每次收到FPGA发的start信号，才开始接收数据呢？

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weibo1988821 发表于 2015-5-14 19:40
你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了，呵呵，大侠，如果要用32K 的L2 Cache存UPP接收数据的话，应该怎么用啊？

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weibo1988821 发表于 2015-5-14 19:40
你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了，呵呵，大侠，如果要用32K 的L2 Cache存UPP接收数据的话，应该怎么用啊？

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weibo1988821 发表于 2015-5-14 19:40
5 v* S0 d. j% q+ M) J  b你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

9 j9 A  Y% p' u% O; O数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了，呵呵，大侠，如果要用32K 的L2 Cache存UPP接收数据的话，应该怎么用啊？

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zhuma 发表于 2015-9-11 09:54
; n% c7 e# V3 O6 i7 P) \: x& c9 fl楼主你好，我最近也在做FPGA与DSP之间的图像数据的传输，我想请教一下，请问这个CLOCK START ENABLE 配置 ...

5 D# X+ h# F, i' R- D寄存器初始化那里就给出来了啊，如果DSP要发数据给FPGA, 那么CLOCK是由DSP去控制的，如果DSP要接收FPGA的数据，则CLOCK是由FPGA控制的，START跟ENABLE信号是用来控制发送使能的。这是我的初始化配置（我是用8位宽度通信的，对于DSP来说，B是发送，A是接收）：
% C* u% d0 C1 ]/ ~) W4 Sstatic void UPPInit(void)
{
    unsigned int temp_reg = 0;
/ N( v( ~; J, q8 Y5 O1 Z5 K7 F$ L
    // Channel B params
    CSL_FINST(temp_reg, UPP_UPCTL_DPFB, LJZF);     //Left-justified, zero filled
    CSL_FINST(temp_reg, UPP_UPCTL_IWB, 8BIT);      //8-bit interface
4 s4 z! R. C: X+ O  f    CSL_FINST(temp_reg, UPP_UPCTL_DPWB, FULL);     //Channel B bit width = 8
- l2 u# @1 d8 x! Q    CSL_FINST(temp_reg, UPP_UPCTL_DRB, SINGLE);    //Single data rate

2 g2 y1 T- P" b2 V, A    // Channel A params
    CSL_FINST(temp_reg, UPP_UPCTL_DPFA, LJZF);     //Left-justified, zero filled
    CSL_FINST(temp_reg, UPP_UPCTL_IWA, 8BIT);      //8-bit interface
0 Q* T  M' u( {! ]& s    CSL_FINST(temp_reg, UPP_UPCTL_DPWA, FULL);     //Channel A bit width = 8
    CSL_FINST(temp_reg, UPP_UPCTL_DRA, SINGLE);    //Single data rate
, E, E3 j& l% D1 z* f
% H# {' [7 J, l, s, n4 X& A    CSL_FINST(temp_reg, UPP_UPCTL_CHN, TWO);       //Channel A and Channel B are both active.
    CSL_FINST(temp_reg, UPP_UPCTL_MODE, DUPLEX0);  //Channel B transmit Channel A receive

    upp_reg_hdl->UPCTL = temp_reg;

8 V" m5 C7 u! Y5 Y7 W. a7 D    temp_reg = 0;   
3 F! D' r1 H* N8 w
    // Channel A params
    //CSL_FINST(temp_reg, UPP_UPICR_TRISA, ENABLE);  //Channel A data pins are in a high-impedance state while idle
    //CSL_FINS(temp_reg, UPP_UPICR_CLKDIVA, UPP_CLOCK_DIV); //Clock divisor
; T7 z7 M  C8 T    CSL_FINST(temp_reg, UPP_UPICR_STARTA, ENABLE); //Channel A START Signal Enable.
    CSL_FINST(temp_reg, UPP_UPICR_ENAA, ENABLE);   //Channel A ENABLE Signal Enable
! m* O( \8 \- v; k3 ]% _
# Q  a4 n: @) P. t" H: g    // Channel B params
    CSL_FINS(temp_reg, UPP_UPICR_CLKDIVB, UPP_CLOCK_DIV);
4 k' u8 Z- G2 d$ o$ I( A7 [    CSL_FINST(temp_reg, UPP_UPICR_STARTB, ENABLE); //Channel B START Signal Enable.
' ]  D! g; a" H2 _& W    CSL_FINST(temp_reg, UPP_UPICR_ENAB, ENABLE);  //Channel B ENABLE Signal Enable

& e/ p7 e& {" |" `/ x    upp_reg_hdl->UPICR = temp_reg;

    //temp_reg = 0;

    //CSL_FINS(temp_reg, UPP_UPIVR_VALB, 0x7b7b);   //Channel B idle value
    //CSL_FINS(temp_reg, UPP_UPIVR_VALA, 0x7f7f);   //Channel A idle value
5 B5 S4 m0 o2 E6 f  a; S
" _" V& C! N. H. }& J    //upp_reg_hdl->UPIVR = temp_reg;
* F6 _. z5 G9 ?3 q0 O
    //temp_reg = 0;

    //CSL_FINST(temp_reg, UPP_UPTCR_RDSIZEI, 256B);  //set 256B DMA I
  X$ q" z* G/ ^0 z+ t2 Q/ i    //upp_reg_hdl->UPTCR = temp_reg;
, |9 H- i  v( }4 ?
    //temp_reg = 0;
    //CSL_FINST(temp_reg, UPP_UPDLB_BA, ENABLE);  //B to A loopback mode enable
    //upp_reg_hdl->UPDLB = temp_reg;
( S$ }6 g* s3 P
, x0 V: n9 V/ W" }1 o! R}