关于UPP速度问题

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      小弟最近在用138的UPP跟FPGA通信，使用的是8位数据线宽，单速率模式，每1ms从FPGA端发送2K左右字节的数据，DSP端接收数据，每次写完DMA的三个寄存器后直到DMA传输完成，接收这2KBytes需要的时间竟然用了1.7ms左右，不知道为什么会这么慢？FPGA发送的时钟为20MHZ。请问DSP的UPP侧不是不每次收到FPGA发的start信号，才开始接收数据呢？
  y3 X5 P6 O) s" _

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weibo1988821 发表于 2015-5-14 19:40
" a6 T" B& U5 u) @你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了，呵呵，大侠，如果要用32K 的L2 Cache存UPP接收数据的话，应该怎么用啊？

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weibo1988821 发表于 2015-5-14 19:40
你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

: p8 d2 U( v* q' f' T8 K数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了，呵呵，大侠，如果要用32K 的L2 Cache存UPP接收数据的话，应该怎么用啊？

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weibo1988821 发表于 2015-5-14 19:40
$ P' A& `0 I7 U. ^( e你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了，呵呵，大侠，如果要用32K 的L2 Cache存UPP接收数据的话，应该怎么用啊？

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zhuma 发表于 2015-9-11 09:54
- A% z/ w4 Z! o% O( F+ C" |7 _l楼主你好，我最近也在做FPGA与DSP之间的图像数据的传输，我想请教一下，请问这个CLOCK START ENABLE 配置 ...

. e5 R" R( X. M& Z5 p寄存器初始化那里就给出来了啊，如果DSP要发数据给FPGA, 那么CLOCK是由DSP去控制的，如果DSP要接收FPGA的数据，则CLOCK是由FPGA控制的，START跟ENABLE信号是用来控制发送使能的。这是我的初始化配置（我是用8位宽度通信的，对于DSP来说，B是发送，A是接收）：
static void UPPInit(void)
( k! C6 z% E1 v' S3 j2 d8 x{
    unsigned int temp_reg = 0;

9 o2 T6 t) k2 Q    // Channel B params
1 I% x+ J0 n' D  r& K! k7 c    CSL_FINST(temp_reg, UPP_UPCTL_DPFB, LJZF);     //Left-justified, zero filled
+ _/ z) ~% [1 Q2 Q% R$ a+ ^, A4 V    CSL_FINST(temp_reg, UPP_UPCTL_IWB, 8BIT);      //8-bit interface
    CSL_FINST(temp_reg, UPP_UPCTL_DPWB, FULL);     //Channel B bit width = 8
: f( ~* s9 W3 ]( r    CSL_FINST(temp_reg, UPP_UPCTL_DRB, SINGLE);    //Single data rate

    // Channel A params
    CSL_FINST(temp_reg, UPP_UPCTL_DPFA, LJZF);     //Left-justified, zero filled
    CSL_FINST(temp_reg, UPP_UPCTL_IWA, 8BIT);      //8-bit interface
    CSL_FINST(temp_reg, UPP_UPCTL_DPWA, FULL);     //Channel A bit width = 8
& X' h/ G- E: {+ n) o2 h    CSL_FINST(temp_reg, UPP_UPCTL_DRA, SINGLE);    //Single data rate

' X' f; c# u. l% ]0 @: j  \    CSL_FINST(temp_reg, UPP_UPCTL_CHN, TWO);       //Channel A and Channel B are both active.
    CSL_FINST(temp_reg, UPP_UPCTL_MODE, DUPLEX0);  //Channel B transmit Channel A receive

    upp_reg_hdl->UPCTL = temp_reg;
% b: n/ m  x6 p3 g9 [) X) @4 X
    temp_reg = 0;   
3 W6 [4 m1 T! B$ C- M8 C
. f* k; }9 G: e# V1 s1 Q    // Channel A params
    //CSL_FINST(temp_reg, UPP_UPICR_TRISA, ENABLE);  //Channel A data pins are in a high-impedance state while idle
  q) c* ~" d! x    //CSL_FINS(temp_reg, UPP_UPICR_CLKDIVA, UPP_CLOCK_DIV); //Clock divisor
    CSL_FINST(temp_reg, UPP_UPICR_STARTA, ENABLE); //Channel A START Signal Enable.
    CSL_FINST(temp_reg, UPP_UPICR_ENAA, ENABLE);   //Channel A ENABLE Signal Enable
- C' j1 N+ D* t) J8 |, J0 @
    // Channel B params
    CSL_FINS(temp_reg, UPP_UPICR_CLKDIVB, UPP_CLOCK_DIV);
1 A- Q  q: U  X% O  U- k' U+ g    CSL_FINST(temp_reg, UPP_UPICR_STARTB, ENABLE); //Channel B START Signal Enable.
    CSL_FINST(temp_reg, UPP_UPICR_ENAB, ENABLE);  //Channel B ENABLE Signal Enable
# G9 j5 ]5 y7 T* l% A5 ~3 a
    upp_reg_hdl->UPICR = temp_reg;
: P' ~& _! F- q% H+ H/ y
, {6 S+ D7 Q8 k, z    //temp_reg = 0;
1 i& x2 G# ~( }; Z8 L- i
1 M: _1 v2 H/ ~8 E    //CSL_FINS(temp_reg, UPP_UPIVR_VALB, 0x7b7b);   //Channel B idle value
# R6 U& R! ]4 x    //CSL_FINS(temp_reg, UPP_UPIVR_VALA, 0x7f7f);   //Channel A idle value

    //upp_reg_hdl->UPIVR = temp_reg;
) X, f- }; F5 e' m; J
; z  r. _/ u5 `    //temp_reg = 0;
& c  n1 ^! S. h- p1 w" Q- X: v
) g+ {" _0 U2 a4 j) {. B    //CSL_FINST(temp_reg, UPP_UPTCR_RDSIZEI, 256B);  //set 256B DMA I
4 ]% z2 k# t. w- [9 o1 o  q    //upp_reg_hdl->UPTCR = temp_reg;
7 Q! B- G: H- N. N) O1 U+ c
    //temp_reg = 0;
    //CSL_FINST(temp_reg, UPP_UPDLB_BA, ENABLE);  //B to A loopback mode enable
4 Y# m5 W& z$ G4 s! Z# `- D4 Z    //upp_reg_hdl->UPDLB = temp_reg;

}