关于UPP速度问题

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      小弟最近在用138的UPP跟FPGA通信，使用的是8位数据线宽，单速率模式，每1ms从FPGA端发送2K左右字节的数据，DSP端接收数据，每次写完DMA的三个寄存器后直到DMA传输完成，接收这2KBytes需要的时间竟然用了1.7ms左右，不知道为什么会这么慢？FPGA发送的时钟为20MHZ。请问DSP的UPP侧不是不每次收到FPGA发的start信号，才开始接收数据呢？
* }; i9 H* W9 h6 }! N, U- d

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weibo1988821 发表于 2015-5-14 19:40
* _; n& b4 `# {; o你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了，呵呵，大侠，如果要用32K 的L2 Cache存UPP接收数据的话，应该怎么用啊？

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weibo1988821 发表于 2015-5-14 19:40
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数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了，呵呵，大侠，如果要用32K 的L2 Cache存UPP接收数据的话，应该怎么用啊？

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weibo1988821 发表于 2015-5-14 19:40
你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了，呵呵，大侠，如果要用32K 的L2 Cache存UPP接收数据的话，应该怎么用啊？

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zhuma 发表于 2015-9-11 09:54
* [. K% W/ D) r' I' ]( G& x6 cl楼主你好，我最近也在做FPGA与DSP之间的图像数据的传输，我想请教一下，请问这个CLOCK START ENABLE 配置 ...

寄存器初始化那里就给出来了啊，如果DSP要发数据给FPGA, 那么CLOCK是由DSP去控制的，如果DSP要接收FPGA的数据，则CLOCK是由FPGA控制的，START跟ENABLE信号是用来控制发送使能的。这是我的初始化配置（我是用8位宽度通信的，对于DSP来说，B是发送，A是接收）：
static void UPPInit(void)
' `* ], Q2 G) c9 ?# k{
    unsigned int temp_reg = 0;
* O+ Z3 w2 D: [8 s$ {
" ~8 C; y6 a2 ^% R- U    // Channel B params
* H: f& J4 v+ ^/ U: r/ z* y    CSL_FINST(temp_reg, UPP_UPCTL_DPFB, LJZF);     //Left-justified, zero filled
8 p- S2 b) G, |7 e    CSL_FINST(temp_reg, UPP_UPCTL_IWB, 8BIT);      //8-bit interface
: Q4 V! r" M0 B' }    CSL_FINST(temp_reg, UPP_UPCTL_DPWB, FULL);     //Channel B bit width = 8
1 t) l2 m* `8 B, G* h    CSL_FINST(temp_reg, UPP_UPCTL_DRB, SINGLE);    //Single data rate
8 D5 T6 V5 |; \0 B* t1 ^+ V
6 e8 }, f& l( u8 c    // Channel A params
    CSL_FINST(temp_reg, UPP_UPCTL_DPFA, LJZF);     //Left-justified, zero filled
. D1 K- M. f) f5 ~    CSL_FINST(temp_reg, UPP_UPCTL_IWA, 8BIT);      //8-bit interface
    CSL_FINST(temp_reg, UPP_UPCTL_DPWA, FULL);     //Channel A bit width = 8
0 K" M8 o: v9 g6 X4 d; Q    CSL_FINST(temp_reg, UPP_UPCTL_DRA, SINGLE);    //Single data rate
. l2 Q: z) D8 d* e! W6 J8 _
    CSL_FINST(temp_reg, UPP_UPCTL_CHN, TWO);       //Channel A and Channel B are both active.
    CSL_FINST(temp_reg, UPP_UPCTL_MODE, DUPLEX0);  //Channel B transmit Channel A receive

    upp_reg_hdl->UPCTL = temp_reg;

    temp_reg = 0;   

    // Channel A params
    //CSL_FINST(temp_reg, UPP_UPICR_TRISA, ENABLE);  //Channel A data pins are in a high-impedance state while idle
; {! M  |# t. N2 L    //CSL_FINS(temp_reg, UPP_UPICR_CLKDIVA, UPP_CLOCK_DIV); //Clock divisor
    CSL_FINST(temp_reg, UPP_UPICR_STARTA, ENABLE); //Channel A START Signal Enable.
    CSL_FINST(temp_reg, UPP_UPICR_ENAA, ENABLE);   //Channel A ENABLE Signal Enable
0 R1 c. c) M6 E% B
    // Channel B params
    CSL_FINS(temp_reg, UPP_UPICR_CLKDIVB, UPP_CLOCK_DIV);
    CSL_FINST(temp_reg, UPP_UPICR_STARTB, ENABLE); //Channel B START Signal Enable.
    CSL_FINST(temp_reg, UPP_UPICR_ENAB, ENABLE);  //Channel B ENABLE Signal Enable

9 o* Y; ^, K3 K) {    upp_reg_hdl->UPICR = temp_reg;
% {! O: J: k9 U8 @
  I' R  Z) w; r) |6 |$ ?    //temp_reg = 0;

- l. A5 S* h6 ?& }: B/ ]) I2 C    //CSL_FINS(temp_reg, UPP_UPIVR_VALB, 0x7b7b);   //Channel B idle value
7 u- z+ @% T' V4 R/ b0 O* P. T    //CSL_FINS(temp_reg, UPP_UPIVR_VALA, 0x7f7f);   //Channel A idle value
5 d5 x: @* L7 p- w2 `) X
    //upp_reg_hdl->UPIVR = temp_reg;

9 W9 X( |2 `7 w0 @; T    //temp_reg = 0;

    //CSL_FINST(temp_reg, UPP_UPTCR_RDSIZEI, 256B);  //set 256B DMA I
    //upp_reg_hdl->UPTCR = temp_reg;

    //temp_reg = 0;
% Q9 ~6 W( K* L4 g) A    //CSL_FINST(temp_reg, UPP_UPDLB_BA, ENABLE);  //B to A loopback mode enable
9 C/ j1 |- V3 a& w0 [+ O2 p/ L    //upp_reg_hdl->UPDLB = temp_reg;
5 _; ~5 p( O, s' a0 |
}