关于UPP速度问题

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      小弟最近在用138的UPP跟FPGA通信，使用的是8位数据线宽，单速率模式，每1ms从FPGA端发送2K左右字节的数据，DSP端接收数据，每次写完DMA的三个寄存器后直到DMA传输完成，接收这2KBytes需要的时间竟然用了1.7ms左右，不知道为什么会这么慢？FPGA发送的时钟为20MHZ。请问DSP的UPP侧不是不每次收到FPGA发的start信号，才开始接收数据呢？
" r! Y0 p/ E" E1 S0 D' {6 a

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weibo1988821 发表于 2015-5-14 19:40
+ P6 t" ]; q5 g" a* a) k& z你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了，呵呵，大侠，如果要用32K 的L2 Cache存UPP接收数据的话，应该怎么用啊？

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weibo1988821 发表于 2015-5-14 19:40
' d, a7 f& N4 Q/ V/ k8 Q; i+ f你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了，呵呵，大侠，如果要用32K 的L2 Cache存UPP接收数据的话，应该怎么用啊？

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weibo1988821 发表于 2015-5-14 19:40
) b4 |% L! |! K' Q" y) I你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了，呵呵，大侠，如果要用32K 的L2 Cache存UPP接收数据的话，应该怎么用啊？

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zhuma 发表于 2015-9-11 09:54
  d* f. ?  ]5 m: k# u2 _" Ml楼主你好，我最近也在做FPGA与DSP之间的图像数据的传输，我想请教一下，请问这个CLOCK START ENABLE 配置 ...

% D0 Z. x6 f& a$ v7 n寄存器初始化那里就给出来了啊，如果DSP要发数据给FPGA, 那么CLOCK是由DSP去控制的，如果DSP要接收FPGA的数据，则CLOCK是由FPGA控制的，START跟ENABLE信号是用来控制发送使能的。这是我的初始化配置（我是用8位宽度通信的，对于DSP来说，B是发送，A是接收）：
static void UPPInit(void)
' A" V+ W( J7 @3 {* a4 {: {, k4 O, D# a6 o{
    unsigned int temp_reg = 0;

# {1 S5 B- c* @7 u, |    // Channel B params
    CSL_FINST(temp_reg, UPP_UPCTL_DPFB, LJZF);     //Left-justified, zero filled
    CSL_FINST(temp_reg, UPP_UPCTL_IWB, 8BIT);      //8-bit interface
1 n  Y( E3 E; K; v1 h) a# n9 _    CSL_FINST(temp_reg, UPP_UPCTL_DPWB, FULL);     //Channel B bit width = 8
8 Q: ]2 m5 ?& w2 O( ]    CSL_FINST(temp_reg, UPP_UPCTL_DRB, SINGLE);    //Single data rate
+ u% b3 C" r! N9 C
    // Channel A params
9 s: U7 z  Q5 p+ ?, \% V* Y: r    CSL_FINST(temp_reg, UPP_UPCTL_DPFA, LJZF);     //Left-justified, zero filled
+ v3 `' D9 h8 m0 i# F- O0 p, d    CSL_FINST(temp_reg, UPP_UPCTL_IWA, 8BIT);      //8-bit interface
4 f9 V( c" a% m: j1 o; h" b3 `7 f    CSL_FINST(temp_reg, UPP_UPCTL_DPWA, FULL);     //Channel A bit width = 8
$ V7 ^  W; q6 x. }5 q1 r& K5 l' _6 ?    CSL_FINST(temp_reg, UPP_UPCTL_DRA, SINGLE);    //Single data rate
# y$ O) d: f2 ^
- l8 n0 n4 B/ }$ p& r/ Y    CSL_FINST(temp_reg, UPP_UPCTL_CHN, TWO);       //Channel A and Channel B are both active.
' @0 o$ K# l& Z    CSL_FINST(temp_reg, UPP_UPCTL_MODE, DUPLEX0);  //Channel B transmit Channel A receive
  ?" j# c  I8 G, X# J# Q
    upp_reg_hdl->UPCTL = temp_reg;
  o+ t( T# s9 Z6 a, s
    temp_reg = 0;   

0 C2 o/ a$ w; x9 ]! u3 I* a: t    // Channel A params
, x; K+ _8 p$ P& D5 @6 b. E    //CSL_FINST(temp_reg, UPP_UPICR_TRISA, ENABLE);  //Channel A data pins are in a high-impedance state while idle
7 j. q, @  E: f2 h. a% f2 v    //CSL_FINS(temp_reg, UPP_UPICR_CLKDIVA, UPP_CLOCK_DIV); //Clock divisor
( f$ r6 r+ m  Q9 c    CSL_FINST(temp_reg, UPP_UPICR_STARTA, ENABLE); //Channel A START Signal Enable.
- H6 y( l* t# k6 e: w9 Z) b: E$ \2 D    CSL_FINST(temp_reg, UPP_UPICR_ENAA, ENABLE);   //Channel A ENABLE Signal Enable

    // Channel B params
    CSL_FINS(temp_reg, UPP_UPICR_CLKDIVB, UPP_CLOCK_DIV);
: l5 l9 F7 Q) p! b0 P, }# C    CSL_FINST(temp_reg, UPP_UPICR_STARTB, ENABLE); //Channel B START Signal Enable.
! Z' K3 C; J/ L5 w    CSL_FINST(temp_reg, UPP_UPICR_ENAB, ENABLE);  //Channel B ENABLE Signal Enable
/ |1 X1 \" q$ J$ d9 j) W; a
    upp_reg_hdl->UPICR = temp_reg;

    //temp_reg = 0;

7 ]1 t% S; t9 p5 f    //CSL_FINS(temp_reg, UPP_UPIVR_VALB, 0x7b7b);   //Channel B idle value
    //CSL_FINS(temp_reg, UPP_UPIVR_VALA, 0x7f7f);   //Channel A idle value

  \* z4 K( c2 B8 A! b7 u2 ^2 J% _3 G    //upp_reg_hdl->UPIVR = temp_reg;

    //temp_reg = 0;

    //CSL_FINST(temp_reg, UPP_UPTCR_RDSIZEI, 256B);  //set 256B DMA I
    //upp_reg_hdl->UPTCR = temp_reg;
+ _; ^% r) j5 d$ S4 n; u% O
# k* J8 \& B8 Z/ |- y1 d1 D& o    //temp_reg = 0;
; E0 x2 ^! D: Z4 S+ |. H    //CSL_FINST(temp_reg, UPP_UPDLB_BA, ENABLE);  //B to A loopback mode enable
7 V" c9 S$ C. ^6 Z' F4 \+ _    //upp_reg_hdl->UPDLB = temp_reg;
  J; U' T, d, N  Y, d, ~) f
5 D+ K( e3 T5 E) J; }7 A' X8 S}