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关于UPP速度问题

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发表于 2015-5-14 19:31:54 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
      小弟最近在用138的UPP跟FPGA通信,使用的是8位数据线宽,单速率模式,每1ms从FPGA端发送2K左右字节的数据,DSP端接收数据,每次写完DMA的三个寄存器后直到DMA传输完成,接收这2KBytes需要的时间竟然用了1.7ms左右,不知道为什么会这么慢?FPGA发送的时钟为20MHZ。请问DSP的UPP侧不是不每次收到FPGA发的start信号,才开始接收数据呢?: I& Z7 v8 \% L4 L1 h0 P
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发表于 2015-5-14 19:40:04 | 只看该作者
你的数据是写入L2区还是DDR?DDR的数据读写是很慢的
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 楼主| 发表于 2015-5-15 11:33:01 | 只看该作者
weibo1988821 发表于 2015-5-14 19:40
4 ]1 ~- T& N( t/ B+ O你的数据是写入L2区还是DDR?DDR的数据读写是很慢的
( a/ ]+ S" q! z1 S
数据是写到DDR的呢,我在16M的DSP内存开了一段收UPP数据的,原因是DDR慢啊,我程序中实在是找不到原因了,呵呵,大侠,如果要用32K 的L2 Cache存UPP接收数据的话,应该怎么用啊?
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 楼主| 发表于 2015-5-15 11:33:43 | 只看该作者
weibo1988821 发表于 2015-5-14 19:40' s* S4 a( l/ A3 k
你的数据是写入L2区还是DDR?DDR的数据读写是很慢的
1 N% |$ z4 \+ _5 ~
数据是写到DDR的呢,我在16M的DSP内存开了一段收UPP数据的,原因是DDR慢啊,我程序中实在是找不到原因了,呵呵,大侠,如果要用32K 的L2 Cache存UPP接收数据的话,应该怎么用啊?
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 楼主| 发表于 2015-5-15 11:34:18 | 只看该作者
weibo1988821 发表于 2015-5-14 19:40
6 c9 b# Q2 O7 Y( ^你的数据是写入L2区还是DDR?DDR的数据读写是很慢的

; n0 \' Q/ r3 H# b# ?数据是写到DDR的呢,我在16M的DSP内存开了一段收UPP数据的,原因是DDR慢啊,我程序中实在是找不到原因了,呵呵,大侠,如果要用32K 的L2 Cache存UPP接收数据的话,应该怎么用啊?
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发表于 2015-5-15 15:19:47 | 只看该作者
378087736 发表于 2015-5-15 11:34
3 M5 }2 \2 U$ ?! E数据是写到DDR的呢,我在16M的DSP内存开了一段收UPP数据的,原因是DDR慢啊,我程序中实在是找不到原因了 ...
, Y2 o4 v  L: x2 r/ Q
DDR存储数据慢是必然的,L2不用开缓存使用,直接使用就行,把你的接收数组放在L2区即可
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发表于 2015-5-18 10:56:05 | 只看该作者
weibo1988821 发表于 2015-5-15 15:193 D9 F1 a8 F9 B# Y6 d+ a. T
DDR存储数据慢是必然的,L2不用开缓存使用,直接使用就行,把你的接收数组放在L2区即可 ...

$ O. \1 z$ i( L你好,”接收数组放在L2区“语句怎样实现?
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发表于 2015-9-11 09:54:41 | 只看该作者
l楼主你好,我最近也在做FPGA与DSP之间的图像数据的传输,我想请教一下,请问这个CLOCK START ENABLE 配置是怎么样弄得,我研究了创龙给的事例程序,感觉没有在里面找到关于这几个信号的配置信息,楼主能不能指点一下?
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发表于 2015-11-3 09:33:28 | 只看该作者
CLOCK需要配置频率,START和ENABLE配置使能或者禁用,还有极性
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 楼主| 发表于 2015-11-10 18:53:34 | 只看该作者
zhuma 发表于 2015-9-11 09:54( u4 z' D; [3 Y  C8 ?
l楼主你好,我最近也在做FPGA与DSP之间的图像数据的传输,我想请教一下,请问这个CLOCK START ENABLE 配置 ...
0 h$ R1 S9 q3 G: u
寄存器初始化那里就给出来了啊,如果DSP要发数据给FPGA, 那么CLOCK是由DSP去控制的,如果DSP要接收FPGA的数据,则CLOCK是由FPGA控制的,START跟ENABLE信号是用来控制发送使能的。这是我的初始化配置(我是用8位宽度通信的,对于DSP来说,B是发送,A是接收):. r7 \6 x  K7 z) A
static void UPPInit(void)1 ]6 r% x' S8 z; D; g
{
2 {3 l/ |3 r2 k# \" h+ }) N0 L* t    unsigned int temp_reg = 0;" ]7 J# ~  g6 ~5 |
3 X% l9 d8 ^( V0 }; u
    // Channel B params
! Q" ]) Y0 B9 U. y    CSL_FINST(temp_reg, UPP_UPCTL_DPFB, LJZF);     //Left-justified, zero filled6 C# A' G' l4 z4 D+ C  P# V
    CSL_FINST(temp_reg, UPP_UPCTL_IWB, 8BIT);      //8-bit interface; M" G6 j( n2 U- x3 N6 A
    CSL_FINST(temp_reg, UPP_UPCTL_DPWB, FULL);     //Channel B bit width = 84 b9 x; w! I# I$ u; ]/ f# i- P
    CSL_FINST(temp_reg, UPP_UPCTL_DRB, SINGLE);    //Single data rate8 G: X' ?* r4 ^3 Q4 Y2 ?5 G9 E
! J7 F/ |1 J. d; b5 P" |+ o4 U
    // Channel A params
. v8 a3 O! `% Q& K7 J. b    CSL_FINST(temp_reg, UPP_UPCTL_DPFA, LJZF);     //Left-justified, zero filled! V6 T6 A6 [, T. E; c; {0 ~1 A
    CSL_FINST(temp_reg, UPP_UPCTL_IWA, 8BIT);      //8-bit interface7 u) C$ r9 P2 a* N8 R' [& \
    CSL_FINST(temp_reg, UPP_UPCTL_DPWA, FULL);     //Channel A bit width = 8
2 l1 ]/ M# b* P( m0 {    CSL_FINST(temp_reg, UPP_UPCTL_DRA, SINGLE);    //Single data rate4 u* N3 {9 u* U7 \
+ r7 C$ t& Q5 |) {5 s0 x& g7 J
    CSL_FINST(temp_reg, UPP_UPCTL_CHN, TWO);       //Channel A and Channel B are both active.
* R) d. a5 c  D- x* I. K    CSL_FINST(temp_reg, UPP_UPCTL_MODE, DUPLEX0);  //Channel B transmit Channel A receive4 g2 E* Z* w1 ?: q9 M4 g; U

  {/ U. t- w% g4 c    upp_reg_hdl->UPCTL = temp_reg;" ~- u. F  W( w

" X- C- k0 u% R& ?' M    temp_reg = 0;   
% g4 ]! i3 L: C
( ?* ]; H0 T. U# T    // Channel A params
" [' z$ M: w# a  ?( g. W! N- }5 _    //CSL_FINST(temp_reg, UPP_UPICR_TRISA, ENABLE);  //Channel A data pins are in a high-impedance state while idle4 ?8 ~# Q0 V! a' ^  m8 ^
    //CSL_FINS(temp_reg, UPP_UPICR_CLKDIVA, UPP_CLOCK_DIV); //Clock divisor: B2 V0 N9 I, Y
    CSL_FINST(temp_reg, UPP_UPICR_STARTA, ENABLE); //Channel A START Signal Enable.3 Z4 U* b1 f+ B9 x5 i0 u+ q
    CSL_FINST(temp_reg, UPP_UPICR_ENAA, ENABLE);   //Channel A ENABLE Signal Enable
, c  Y) v% d& K. t' D! o5 o# r1 i- n1 s. [
    // Channel B params
8 X8 J$ S2 `7 w, i1 J$ _6 U    CSL_FINS(temp_reg, UPP_UPICR_CLKDIVB, UPP_CLOCK_DIV);/ s7 z4 Q( @/ W& ?7 g0 ~2 Z( h
    CSL_FINST(temp_reg, UPP_UPICR_STARTB, ENABLE); //Channel B START Signal Enable.
* h. J( v  A. [5 @. E    CSL_FINST(temp_reg, UPP_UPICR_ENAB, ENABLE);  //Channel B ENABLE Signal Enable
. s7 g! ]: _  S4 [, ~' x3 C, g$ Q- C, G/ I: k8 n# G9 j
    upp_reg_hdl->UPICR = temp_reg;
+ D; z  }! q/ l3 A/ k1 s3 f$ k
7 r0 `9 s3 q9 Z; G    //temp_reg = 0;
. R& \; |2 C7 x! o: f* e* {7 j7 d: m7 Y- o6 e6 H6 ?% a
    //CSL_FINS(temp_reg, UPP_UPIVR_VALB, 0x7b7b);   //Channel B idle value" H# Z/ E6 J1 S/ B) a& g
    //CSL_FINS(temp_reg, UPP_UPIVR_VALA, 0x7f7f);   //Channel A idle value1 s" v0 w! @5 ]3 B  h  j
8 k* u& i6 K% t0 |
    //upp_reg_hdl->UPIVR = temp_reg;' k+ w, l! S- t. e" {1 v
1 T7 e' ?2 @$ B# O* v( ~8 E) G) X6 J
    //temp_reg = 0;% a9 L) U- a* H% Z4 |
- H2 k; Y6 H8 T; m: z
    //CSL_FINST(temp_reg, UPP_UPTCR_RDSIZEI, 256B);  //set 256B DMA I 4 \4 @+ O; m- P  N0 T  V3 e
    //upp_reg_hdl->UPTCR = temp_reg;
  e9 K& c( W/ O6 U  D1 T
* y: z5 ~* o) N5 a    //temp_reg = 0;
$ E& l0 V6 I: l# J% Q$ W    //CSL_FINST(temp_reg, UPP_UPDLB_BA, ENABLE);  //B to A loopback mode enable5 F9 O9 c( x% r; @& y
    //upp_reg_hdl->UPDLB = temp_reg;
# y. |& A0 L( Q* p, S1 n 2 S) c7 B2 f  r, Z
}
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