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关于UPP速度问题

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发表于 2015-5-14 19:31:54 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
      小弟最近在用138的UPP跟FPGA通信,使用的是8位数据线宽,单速率模式,每1ms从FPGA端发送2K左右字节的数据,DSP端接收数据,每次写完DMA的三个寄存器后直到DMA传输完成,接收这2KBytes需要的时间竟然用了1.7ms左右,不知道为什么会这么慢?FPGA发送的时钟为20MHZ。请问DSP的UPP侧不是不每次收到FPGA发的start信号,才开始接收数据呢?; L/ S9 n2 q9 p+ I0 z2 r; P4 [' o
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发表于 2015-5-14 19:40:04 | 只看该作者
你的数据是写入L2区还是DDR?DDR的数据读写是很慢的
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 楼主| 发表于 2015-5-15 11:33:01 | 只看该作者
weibo1988821 发表于 2015-5-14 19:40
4 g3 C2 j0 {: @: M你的数据是写入L2区还是DDR?DDR的数据读写是很慢的
+ t+ Z2 Y7 a! t8 R. \+ Y! S4 X
数据是写到DDR的呢,我在16M的DSP内存开了一段收UPP数据的,原因是DDR慢啊,我程序中实在是找不到原因了,呵呵,大侠,如果要用32K 的L2 Cache存UPP接收数据的话,应该怎么用啊?
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 楼主| 发表于 2015-5-15 11:33:43 | 只看该作者
weibo1988821 发表于 2015-5-14 19:40
' m, n* ~5 G, S1 i. ^8 ^8 m你的数据是写入L2区还是DDR?DDR的数据读写是很慢的

9 `; z( w2 w  a3 p数据是写到DDR的呢,我在16M的DSP内存开了一段收UPP数据的,原因是DDR慢啊,我程序中实在是找不到原因了,呵呵,大侠,如果要用32K 的L2 Cache存UPP接收数据的话,应该怎么用啊?
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 楼主| 发表于 2015-5-15 11:34:18 | 只看该作者
weibo1988821 发表于 2015-5-14 19:40$ t% C4 Y7 L4 H/ z7 S
你的数据是写入L2区还是DDR?DDR的数据读写是很慢的
" L( A  b1 r7 v+ Y* w, C4 O
数据是写到DDR的呢,我在16M的DSP内存开了一段收UPP数据的,原因是DDR慢啊,我程序中实在是找不到原因了,呵呵,大侠,如果要用32K 的L2 Cache存UPP接收数据的话,应该怎么用啊?
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发表于 2015-5-15 15:19:47 | 只看该作者
378087736 发表于 2015-5-15 11:34
3 ]5 @1 P- |2 Z: U  T9 h数据是写到DDR的呢,我在16M的DSP内存开了一段收UPP数据的,原因是DDR慢啊,我程序中实在是找不到原因了 ...

& z9 q7 D2 k. J& k4 t: ~DDR存储数据慢是必然的,L2不用开缓存使用,直接使用就行,把你的接收数组放在L2区即可
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发表于 2015-5-18 10:56:05 | 只看该作者
weibo1988821 发表于 2015-5-15 15:196 |  f. z5 I0 G+ V- Q& O  x  }/ Y+ A
DDR存储数据慢是必然的,L2不用开缓存使用,直接使用就行,把你的接收数组放在L2区即可 ...
9 ^* P! ?+ a8 G# l
你好,”接收数组放在L2区“语句怎样实现?
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发表于 2015-9-11 09:54:41 | 只看该作者
l楼主你好,我最近也在做FPGA与DSP之间的图像数据的传输,我想请教一下,请问这个CLOCK START ENABLE 配置是怎么样弄得,我研究了创龙给的事例程序,感觉没有在里面找到关于这几个信号的配置信息,楼主能不能指点一下?
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发表于 2015-11-3 09:33:28 | 只看该作者
CLOCK需要配置频率,START和ENABLE配置使能或者禁用,还有极性
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 楼主| 发表于 2015-11-10 18:53:34 | 只看该作者
zhuma 发表于 2015-9-11 09:54
( u: w3 G. Y2 d2 E" ql楼主你好,我最近也在做FPGA与DSP之间的图像数据的传输,我想请教一下,请问这个CLOCK START ENABLE 配置 ...
  a6 n' Q" r8 k* i7 Q. D7 L
寄存器初始化那里就给出来了啊,如果DSP要发数据给FPGA, 那么CLOCK是由DSP去控制的,如果DSP要接收FPGA的数据,则CLOCK是由FPGA控制的,START跟ENABLE信号是用来控制发送使能的。这是我的初始化配置(我是用8位宽度通信的,对于DSP来说,B是发送,A是接收):0 I% h* \5 q% e8 l% x. v
static void UPPInit(void)( G/ L' l. m: Z0 {( Y
{
6 v' k8 W. `& N! L8 }    unsigned int temp_reg = 0;
% [9 H0 h& k0 G# Z1 [7 @" n( q; b4 J: m) H9 e9 B8 o- ~) [
    // Channel B params* t, d3 ~' H; T. |% p1 a4 _2 {/ A- d
    CSL_FINST(temp_reg, UPP_UPCTL_DPFB, LJZF);     //Left-justified, zero filled& w+ r* r6 K) q7 _$ t6 t6 r( J
    CSL_FINST(temp_reg, UPP_UPCTL_IWB, 8BIT);      //8-bit interface  C& e5 S( Q" v& t& K$ T+ F! {
    CSL_FINST(temp_reg, UPP_UPCTL_DPWB, FULL);     //Channel B bit width = 8
( h7 r5 W, u8 V; ^4 u    CSL_FINST(temp_reg, UPP_UPCTL_DRB, SINGLE);    //Single data rate* S" s5 z; C3 r. ]) h% X1 s
7 P% t- @  Q) x/ |$ l
    // Channel A params/ K( q) R' j4 u- U! W! @2 A
    CSL_FINST(temp_reg, UPP_UPCTL_DPFA, LJZF);     //Left-justified, zero filled
, G, [5 j: @9 Z( }* v7 H  f8 s* b    CSL_FINST(temp_reg, UPP_UPCTL_IWA, 8BIT);      //8-bit interface8 M% ]: V. I# P5 |5 a2 J2 T2 |
    CSL_FINST(temp_reg, UPP_UPCTL_DPWA, FULL);     //Channel A bit width = 8
4 E  p6 m% o0 O+ o    CSL_FINST(temp_reg, UPP_UPCTL_DRA, SINGLE);    //Single data rate
4 }& q0 ?1 ?  v- D, P% T/ T- w, C/ L$ @. f
    CSL_FINST(temp_reg, UPP_UPCTL_CHN, TWO);       //Channel A and Channel B are both active.
+ V% w1 @9 V6 y& i    CSL_FINST(temp_reg, UPP_UPCTL_MODE, DUPLEX0);  //Channel B transmit Channel A receive* \0 X# G# G" z7 S9 a+ ]7 X! x
0 ^- ^8 D" p/ h5 j
    upp_reg_hdl->UPCTL = temp_reg;: [0 Y* |6 A9 G' ~

) k  F8 c  L' p9 G    temp_reg = 0;   
$ S; Q+ L2 y& v$ c* \$ l! p* L4 w+ ~! x+ W" @, p
    // Channel A params8 U5 C: `9 ]7 ~0 X" N
    //CSL_FINST(temp_reg, UPP_UPICR_TRISA, ENABLE);  //Channel A data pins are in a high-impedance state while idle
: D. Z# g$ h! x8 g* d    //CSL_FINS(temp_reg, UPP_UPICR_CLKDIVA, UPP_CLOCK_DIV); //Clock divisor; K( `0 |8 t" ?/ s: `
    CSL_FINST(temp_reg, UPP_UPICR_STARTA, ENABLE); //Channel A START Signal Enable.% G% i; X! s, o4 L
    CSL_FINST(temp_reg, UPP_UPICR_ENAA, ENABLE);   //Channel A ENABLE Signal Enable4 N. S2 H' j8 g6 H+ ~" `
* ^# J1 P5 C' y+ c( J
    // Channel B params4 s; T! B) Z  p0 e; P! E) C
    CSL_FINS(temp_reg, UPP_UPICR_CLKDIVB, UPP_CLOCK_DIV);# v# @+ l1 M0 \4 c4 F, E
    CSL_FINST(temp_reg, UPP_UPICR_STARTB, ENABLE); //Channel B START Signal Enable.5 P9 @% K( C, w
    CSL_FINST(temp_reg, UPP_UPICR_ENAB, ENABLE);  //Channel B ENABLE Signal Enable
6 j; U: J+ B4 X7 e! T& g
0 E+ }) U1 z6 ?* @: b9 q    upp_reg_hdl->UPICR = temp_reg;% d: r: q" p) J" }9 T( f% l

0 a3 p/ e" S0 P4 t) v' y    //temp_reg = 0;# c: {3 l+ {$ s7 o% x& q

# H; Q) z2 @/ ^. n8 L) e    //CSL_FINS(temp_reg, UPP_UPIVR_VALB, 0x7b7b);   //Channel B idle value* A. d7 N7 \! ~; X; G
    //CSL_FINS(temp_reg, UPP_UPIVR_VALA, 0x7f7f);   //Channel A idle value3 j4 ^0 l' W- E; b
: W1 t8 h3 I* t3 Z
    //upp_reg_hdl->UPIVR = temp_reg;  S( n1 B. S- d) u7 y$ [' B5 v

. G/ i# p. f$ Y: c    //temp_reg = 0;
3 w$ L( f" g0 c# s% Q6 T- U7 o+ C3 e2 }5 ?0 E9 I! S: Z/ ?5 {
    //CSL_FINST(temp_reg, UPP_UPTCR_RDSIZEI, 256B);  //set 256B DMA I 0 v0 O9 l  u- i$ e3 k
    //upp_reg_hdl->UPTCR = temp_reg;$ T0 O# n8 C7 J+ ]( i) ?6 u$ U

7 U7 x' z; C8 n1 W( s% @+ k/ \    //temp_reg = 0;
% W& d9 _' b7 R2 Y& z    //CSL_FINST(temp_reg, UPP_UPDLB_BA, ENABLE);  //B to A loopback mode enable
1 U: y: b! {7 U9 S+ d% ]    //upp_reg_hdl->UPDLB = temp_reg;9 ^. C/ v  _" x% h2 x6 i
, z( f6 L, s& q) X, z' P
}
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