|
|
% y+ W" x0 P5 G0 {9 K# \- x
寄存器初始化那里就给出来了啊，如果DSP要发数据给FPGA, 那么CLOCK是由DSP去控制的，如果DSP要接收FPGA的数据，则CLOCK是由FPGA控制的，START跟ENABLE信号是用来控制发送使能的。这是我的初始化配置（我是用8位宽度通信的，对于DSP来说，B是发送，A是接收）：
0 o2 s$ u# ]0 R nstatic void UPPInit(void)
7 n: g% x; r$ a5 W- R, D; e5 M# a$ n( B{- Z9 D5 T9 z( |# d0 S
unsigned int temp_reg = 0;& _/ q/ ^" I( K# v, ]: a+ S+ T3 c z2 g
# i$ H' p9 X. P, l( C
// Channel B params
2 c' u' p5 x7 q6 S0 h' } CSL_FINST(temp_reg, UPP_UPCTL_DPFB, LJZF); //Left-justified, zero filled" I& J: p' X4 Z3 W# m) m9 {! J" s9 ?! T
CSL_FINST(temp_reg, UPP_UPCTL_IWB, 8BIT); //8-bit interface0 @! T' ^0 K4 }; w) N
CSL_FINST(temp_reg, UPP_UPCTL_DPWB, FULL); //Channel B bit width = 8
- d- Q: K' Z# L* G, a$ ^2 q. t" w: `$ U' ` CSL_FINST(temp_reg, UPP_UPCTL_DRB, SINGLE); //Single data rate: D# E. \6 F6 d# T9 F d8 H' M
" A- |9 F9 t" k: D( M- d. J9 } // Channel A params
2 B$ k# [8 @" U3 k2 w CSL_FINST(temp_reg, UPP_UPCTL_DPFA, LJZF); //Left-justified, zero filled: v! B$ D* U/ ?1 N% a8 B7 M: C
CSL_FINST(temp_reg, UPP_UPCTL_IWA, 8BIT); //8-bit interface
9 P& i7 t# O6 A0 ^( D CSL_FINST(temp_reg, UPP_UPCTL_DPWA, FULL); //Channel A bit width = 89 W: {1 H1 C) H/ W
CSL_FINST(temp_reg, UPP_UPCTL_DRA, SINGLE); //Single data rate
' K& R$ L% h: i' F# A4 q$ ^: x3 h% y" Z% @" m5 [3 ^) ~
CSL_FINST(temp_reg, UPP_UPCTL_CHN, TWO); //Channel A and Channel B are both active.$ F* q3 g0 t) w) Y# I0 ` B" t
CSL_FINST(temp_reg, UPP_UPCTL_MODE, DUPLEX0); //Channel B transmit Channel A receive4 H/ N, V a7 _/ D9 T
" P! B3 E. F- h( i
upp_reg_hdl->UPCTL = temp_reg;
7 F: o% P! ?$ `6 [" G; T u& M+ s+ Y0 ~& v& C' k" O
temp_reg = 0;
" x9 ] ~ }1 V) v! G) p
8 E' ?7 C& f) @9 X$ P% O( V8 K0 p. S. m // Channel A params- e% W; z1 o6 l' I+ Q
//CSL_FINST(temp_reg, UPP_UPICR_TRISA, ENABLE); //Channel A data pins are in a high-impedance state while idle, z& q5 C% L8 H* v
//CSL_FINS(temp_reg, UPP_UPICR_CLKDIVA, UPP_CLOCK_DIV); //Clock divisor
' `. Q0 l9 Y. V! |7 Y7 s0 Z" X CSL_FINST(temp_reg, UPP_UPICR_STARTA, ENABLE); //Channel A START Signal Enable.4 Z9 x0 a6 L" S0 f% s: V( u
CSL_FINST(temp_reg, UPP_UPICR_ENAA, ENABLE); //Channel A ENABLE Signal Enable
# P+ Z. q+ ^+ i# L7 p; Y) m* K6 u. i" a R* p. u
// Channel B params1 h) I& X2 o3 M9 f# M& e& D
CSL_FINS(temp_reg, UPP_UPICR_CLKDIVB, UPP_CLOCK_DIV);
" W) p# Y4 X6 S# T CSL_FINST(temp_reg, UPP_UPICR_STARTB, ENABLE); //Channel B START Signal Enable.# A! \4 r8 ~$ G4 ~0 Y
CSL_FINST(temp_reg, UPP_UPICR_ENAB, ENABLE); //Channel B ENABLE Signal Enable
. g6 }) y' O& }9 f
) `& s4 ~+ }0 s! W) ? upp_reg_hdl->UPICR = temp_reg;
$ H0 S7 q a! Z2 f; M4 n6 m' q) h2 D4 X* z7 r5 v
//temp_reg = 0;
9 z- g2 V/ Y! S* Z7 X) U" {" f
1 t7 t3 b9 u+ ` //CSL_FINS(temp_reg, UPP_UPIVR_VALB, 0x7b7b); //Channel B idle value, L9 S5 ?) l' x3 n9 T. G) O
//CSL_FINS(temp_reg, UPP_UPIVR_VALA, 0x7f7f); //Channel A idle value
/ K; _4 I N: V
) b9 d/ I4 g) V+ @8 @ //upp_reg_hdl->UPIVR = temp_reg;
# i# v8 P1 ^7 Y* }" P; z
7 H. F. n, T2 G# d //temp_reg = 0;
: z/ \$ k, {8 k( G6 b
. E5 L8 V8 ?3 M5 d; W //CSL_FINST(temp_reg, UPP_UPTCR_RDSIZEI, 256B); //set 256B DMA I - j- o5 L) U) a, f* O6 q
//upp_reg_hdl->UPTCR = temp_reg;0 ?& o$ L% J# I3 Y, F# |: ?
( s1 C7 }& y, ]0 r
//temp_reg = 0;
9 d% ^8 b. }7 h* j //CSL_FINST(temp_reg, UPP_UPDLB_BA, ENABLE); //B to A loopback mode enable1 a: B1 \( C9 _- G2 Z) L, G6 @
//upp_reg_hdl->UPDLB = temp_reg;
0 i" ~2 r- ?" ^, q/ G i
/ v8 L/ z- @9 R} |
|
|手机版|小黑屋|嵌入式开发者社区
( 粤ICP备15055271号 ) 
发表于 2015-5-14 19:31:54
QQ好友和群
QQ空间
腾讯微博
腾讯朋友
收藏
淘帖
发表于 2015-5-14 19:40:04
楼主