关于UPP速度问题

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      小弟最近在用138的UPP跟FPGA通信，使用的是8位数据线宽，单速率模式，每1ms从FPGA端发送2K左右字节的数据，DSP端接收数据，每次写完DMA的三个寄存器后直到DMA传输完成，接收这2KBytes需要的时间竟然用了1.7ms左右，不知道为什么会这么慢？FPGA发送的时钟为20MHZ。请问DSP的UPP侧不是不每次收到FPGA发的start信号，才开始接收数据呢？
8 ]9 T& n4 V, r; Q6 p

weibo1988821

你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

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weibo1988821 发表于 2015-5-14 19:40
: C* m- A' j6 _" t1 N; N/ m: H3 S0 D你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

4 [4 L. {( ~9 \# T7 h3 |7 f数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了，呵呵，大侠，如果要用32K 的L2 Cache存UPP接收数据的话，应该怎么用啊？

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weibo1988821 发表于 2015-5-14 19:40
' B0 C! V8 @) v9 p' ~& v你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了，呵呵，大侠，如果要用32K 的L2 Cache存UPP接收数据的话，应该怎么用啊？

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weibo1988821 发表于 2015-5-14 19:40
你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了，呵呵，大侠，如果要用32K 的L2 Cache存UPP接收数据的话，应该怎么用啊？

weibo1988821

378087736 发表于 2015-5-15 11:34
& Y1 p0 y8 g  @5 W  H' c# j' w7 j数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了 ...

DDR存储数据慢是必然的，L2不用开缓存使用，直接使用就行，把你的接收数组放在L2区即可

叶子wy

weibo1988821 发表于 2015-5-15 15:19
3 L1 m( [: }9 e. i" \, X2 {& J/ k3 mDDR存储数据慢是必然的，L2不用开缓存使用，直接使用就行，把你的接收数组放在L2区即可 ...

5 D+ h% D6 C+ U" b: ?: A4 h. z9 n你好，”接收数组放在L2区“语句怎样实现？

zhuma

l楼主你好，我最近也在做FPGA与DSP之间的图像数据的传输，我想请教一下，请问这个CLOCK START ENABLE 配置是怎么样弄得，我研究了创龙给的事例程序，感觉没有在里面找到关于这几个信号的配置信息，楼主能不能指点一下？

Lewis

CLOCK需要配置频率，START和ENABLE配置使能或者禁用，还有极性

378087736

zhuma 发表于 2015-9-11 09:54
l楼主你好，我最近也在做FPGA与DSP之间的图像数据的传输，我想请教一下，请问这个CLOCK START ENABLE 配置 ...

! p* m0 x( D4 i* j  V2 Q2 `寄存器初始化那里就给出来了啊，如果DSP要发数据给FPGA, 那么CLOCK是由DSP去控制的，如果DSP要接收FPGA的数据，则CLOCK是由FPGA控制的，START跟ENABLE信号是用来控制发送使能的。这是我的初始化配置（我是用8位宽度通信的，对于DSP来说，B是发送，A是接收）：
static void UPPInit(void)
& S+ J8 ?: O5 T' q. |( P3 U{
    unsigned int temp_reg = 0;

. n# W0 e/ F9 c' [: \8 w! z0 X& {, |    // Channel B params
; [8 i' r- n7 p8 L2 B' B5 o  y    CSL_FINST(temp_reg, UPP_UPCTL_DPFB, LJZF);     //Left-justified, zero filled
0 X. C+ \# G2 z1 [" M    CSL_FINST(temp_reg, UPP_UPCTL_IWB, 8BIT);      //8-bit interface
    CSL_FINST(temp_reg, UPP_UPCTL_DPWB, FULL);     //Channel B bit width = 8
9 _2 r* t; z6 _% `2 Y, k- a    CSL_FINST(temp_reg, UPP_UPCTL_DRB, SINGLE);    //Single data rate
4 G; t8 w6 S, A. ]; ^# I
0 k/ ^7 F* z" g+ e! Z    // Channel A params
    CSL_FINST(temp_reg, UPP_UPCTL_DPFA, LJZF);     //Left-justified, zero filled
    CSL_FINST(temp_reg, UPP_UPCTL_IWA, 8BIT);      //8-bit interface
    CSL_FINST(temp_reg, UPP_UPCTL_DPWA, FULL);     //Channel A bit width = 8
7 q4 k' h4 V- N  V0 e    CSL_FINST(temp_reg, UPP_UPCTL_DRA, SINGLE);    //Single data rate

% A& @1 \6 H. M& \: e    CSL_FINST(temp_reg, UPP_UPCTL_CHN, TWO);       //Channel A and Channel B are both active.
. G( t  a* x+ m! I* ^1 ?+ [. U    CSL_FINST(temp_reg, UPP_UPCTL_MODE, DUPLEX0);  //Channel B transmit Channel A receive
! s, S1 g0 ]2 t1 ]0 B
: N- Q3 o' T" I    upp_reg_hdl->UPCTL = temp_reg;
0 t6 m5 `, y" ~" Z8 M
    temp_reg = 0;   

    // Channel A params
3 q3 x9 y- b: y    //CSL_FINST(temp_reg, UPP_UPICR_TRISA, ENABLE);  //Channel A data pins are in a high-impedance state while idle
* X1 e0 u$ {8 ]8 X- F+ s  _    //CSL_FINS(temp_reg, UPP_UPICR_CLKDIVA, UPP_CLOCK_DIV); //Clock divisor
    CSL_FINST(temp_reg, UPP_UPICR_STARTA, ENABLE); //Channel A START Signal Enable.
( h+ V! y; m! Y( b, `. ]9 _9 @' S    CSL_FINST(temp_reg, UPP_UPICR_ENAA, ENABLE);   //Channel A ENABLE Signal Enable
. L! w. e$ \8 C% T" l$ s- E' n7 M7 f/ w
3 N; j. o7 a- e+ b9 r; p5 j5 a4 E    // Channel B params
    CSL_FINS(temp_reg, UPP_UPICR_CLKDIVB, UPP_CLOCK_DIV);
( D! s+ b$ Z: T+ j    CSL_FINST(temp_reg, UPP_UPICR_STARTB, ENABLE); //Channel B START Signal Enable.
    CSL_FINST(temp_reg, UPP_UPICR_ENAB, ENABLE);  //Channel B ENABLE Signal Enable
' E, \. Y9 Z( E8 e! P2 \' p, \
; P) n. s8 {9 U# \6 U; z. J+ @    upp_reg_hdl->UPICR = temp_reg;
( N2 ]" x3 b6 ?6 q$ ?6 I0 p/ A5 _
7 b* L* L4 q: S5 L    //temp_reg = 0;

$ O" ~' M2 p6 j. E, ?% C* t- j- E    //CSL_FINS(temp_reg, UPP_UPIVR_VALB, 0x7b7b);   //Channel B idle value
    //CSL_FINS(temp_reg, UPP_UPIVR_VALA, 0x7f7f);   //Channel A idle value
( \& U5 y* N5 x9 U8 M8 f, y7 A
8 }& G  E- f! g3 O    //upp_reg_hdl->UPIVR = temp_reg;
5 T9 @0 e4 h1 z9 [# d
; A+ M1 J& C2 m$ y    //temp_reg = 0;

    //CSL_FINST(temp_reg, UPP_UPTCR_RDSIZEI, 256B);  //set 256B DMA I
/ _7 Q& P! M' G* [; P+ i4 \) F" [    //upp_reg_hdl->UPTCR = temp_reg;
( s  h4 d& d" I" f
3 T5 W( s7 {- p- [# h% y8 G0 v& Q    //temp_reg = 0;
    //CSL_FINST(temp_reg, UPP_UPDLB_BA, ENABLE);  //B to A loopback mode enable
3 z) z0 C5 x* Z- M    //upp_reg_hdl->UPDLB = temp_reg;

}