关于UPP速度问题

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      小弟最近在用138的UPP跟FPGA通信，使用的是8位数据线宽，单速率模式，每1ms从FPGA端发送2K左右字节的数据，DSP端接收数据，每次写完DMA的三个寄存器后直到DMA传输完成，接收这2KBytes需要的时间竟然用了1.7ms左右，不知道为什么会这么慢？FPGA发送的时钟为20MHZ。请问DSP的UPP侧不是不每次收到FPGA发的start信号，才开始接收数据呢？

weibo1988821

你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

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weibo1988821 发表于 2015-5-14 19:40
1 X  y7 a4 q) \; y你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

: x$ `* u% T$ z  x% O数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了，呵呵，大侠，如果要用32K 的L2 Cache存UPP接收数据的话，应该怎么用啊？

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weibo1988821 发表于 2015-5-14 19:40
) t6 U2 H3 V" i, |7 Z( H3 H你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

) g3 R$ D2 E* M$ V% N; T数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了，呵呵，大侠，如果要用32K 的L2 Cache存UPP接收数据的话，应该怎么用啊？

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weibo1988821 发表于 2015-5-14 19:40
2 _9 r  A: }- x! ~7 B+ ^9 u你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

% n- o; r7 \# s; C3 y) d# x数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了，呵呵，大侠，如果要用32K 的L2 Cache存UPP接收数据的话，应该怎么用啊？

weibo1988821

378087736 发表于 2015-5-15 11:34
数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了 ...

+ `0 Y# s+ ]. F! M6 G" ~DDR存储数据慢是必然的，L2不用开缓存使用，直接使用就行，把你的接收数组放在L2区即可

叶子wy

weibo1988821 发表于 2015-5-15 15:19
0 X# r3 l3 Q: B6 E: F) U5 z! E$ w- QDDR存储数据慢是必然的，L2不用开缓存使用，直接使用就行，把你的接收数组放在L2区即可 ...

+ T* T" u" T; r. Y; U你好，”接收数组放在L2区“语句怎样实现？

zhuma

l楼主你好，我最近也在做FPGA与DSP之间的图像数据的传输，我想请教一下，请问这个CLOCK START ENABLE 配置是怎么样弄得，我研究了创龙给的事例程序，感觉没有在里面找到关于这几个信号的配置信息，楼主能不能指点一下？

Lewis

CLOCK需要配置频率，START和ENABLE配置使能或者禁用，还有极性

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zhuma 发表于 2015-9-11 09:54
l楼主你好，我最近也在做FPGA与DSP之间的图像数据的传输，我想请教一下，请问这个CLOCK START ENABLE 配置 ...

寄存器初始化那里就给出来了啊，如果DSP要发数据给FPGA, 那么CLOCK是由DSP去控制的，如果DSP要接收FPGA的数据，则CLOCK是由FPGA控制的，START跟ENABLE信号是用来控制发送使能的。这是我的初始化配置（我是用8位宽度通信的，对于DSP来说，B是发送，A是接收）：
4 u0 [/ P4 m# i) vstatic void UPPInit(void)
  M( v. X; ^6 s) t, K6 g{
    unsigned int temp_reg = 0;

    // Channel B params
0 s8 D* v, E- {' X' o& T    CSL_FINST(temp_reg, UPP_UPCTL_DPFB, LJZF);     //Left-justified, zero filled
    CSL_FINST(temp_reg, UPP_UPCTL_IWB, 8BIT);      //8-bit interface
    CSL_FINST(temp_reg, UPP_UPCTL_DPWB, FULL);     //Channel B bit width = 8
; N0 K+ W) K/ y2 U/ G: @2 U9 A    CSL_FINST(temp_reg, UPP_UPCTL_DRB, SINGLE);    //Single data rate

    // Channel A params
- U0 i9 ~' W- U' l! }% g    CSL_FINST(temp_reg, UPP_UPCTL_DPFA, LJZF);     //Left-justified, zero filled
    CSL_FINST(temp_reg, UPP_UPCTL_IWA, 8BIT);      //8-bit interface
    CSL_FINST(temp_reg, UPP_UPCTL_DPWA, FULL);     //Channel A bit width = 8
    CSL_FINST(temp_reg, UPP_UPCTL_DRA, SINGLE);    //Single data rate
3 s8 Z7 f8 W* K/ `; C
    CSL_FINST(temp_reg, UPP_UPCTL_CHN, TWO);       //Channel A and Channel B are both active.
    CSL_FINST(temp_reg, UPP_UPCTL_MODE, DUPLEX0);  //Channel B transmit Channel A receive
1 L6 H2 h8 ~* }+ y) `" D3 A
    upp_reg_hdl->UPCTL = temp_reg;

    temp_reg = 0;   

    // Channel A params
    //CSL_FINST(temp_reg, UPP_UPICR_TRISA, ENABLE);  //Channel A data pins are in a high-impedance state while idle
" g/ m- s, Q4 ~! j    //CSL_FINS(temp_reg, UPP_UPICR_CLKDIVA, UPP_CLOCK_DIV); //Clock divisor
    CSL_FINST(temp_reg, UPP_UPICR_STARTA, ENABLE); //Channel A START Signal Enable.
    CSL_FINST(temp_reg, UPP_UPICR_ENAA, ENABLE);   //Channel A ENABLE Signal Enable

- J3 K, l% a; |7 B9 t- R' e9 }* p    // Channel B params
! w* K% r4 h' e6 i* j- Q* ]    CSL_FINS(temp_reg, UPP_UPICR_CLKDIVB, UPP_CLOCK_DIV);
    CSL_FINST(temp_reg, UPP_UPICR_STARTB, ENABLE); //Channel B START Signal Enable.
    CSL_FINST(temp_reg, UPP_UPICR_ENAB, ENABLE);  //Channel B ENABLE Signal Enable
. L2 U+ z0 b8 G9 K8 Y
    upp_reg_hdl->UPICR = temp_reg;

3 w* O/ A4 t) o    //temp_reg = 0;

" N$ H' N- x) v4 z- w  }    //CSL_FINS(temp_reg, UPP_UPIVR_VALB, 0x7b7b);   //Channel B idle value
    //CSL_FINS(temp_reg, UPP_UPIVR_VALA, 0x7f7f);   //Channel A idle value
0 d- U/ w. g# O2 K6 I- U  O& }
/ j: W8 X! R  T. ~* O7 [    //upp_reg_hdl->UPIVR = temp_reg;
9 |1 @( j6 s  v4 n
    //temp_reg = 0;
$ C7 T  A- |: H3 X9 b( ?
    //CSL_FINST(temp_reg, UPP_UPTCR_RDSIZEI, 256B);  //set 256B DMA I
+ T0 l* x8 S/ b1 G; D    //upp_reg_hdl->UPTCR = temp_reg;
! Z6 f2 S$ L  s( G" A
5 {# P- ^: J0 Y5 L- R9 i' ]& E    //temp_reg = 0;
4 M7 q' P2 }" d    //CSL_FINST(temp_reg, UPP_UPDLB_BA, ENABLE);  //B to A loopback mode enable
    //upp_reg_hdl->UPDLB = temp_reg;

* @2 x7 U: ?& Y' ]- d}