关于UPP速度问题

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      小弟最近在用138的UPP跟FPGA通信，使用的是8位数据线宽，单速率模式，每1ms从FPGA端发送2K左右字节的数据，DSP端接收数据，每次写完DMA的三个寄存器后直到DMA传输完成，接收这2KBytes需要的时间竟然用了1.7ms左右，不知道为什么会这么慢？FPGA发送的时钟为20MHZ。请问DSP的UPP侧不是不每次收到FPGA发的start信号，才开始接收数据呢？
8 R6 s* \+ Z4 C

weibo1988821

你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

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weibo1988821 发表于 2015-5-14 19:40
你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了，呵呵，大侠，如果要用32K 的L2 Cache存UPP接收数据的话，应该怎么用啊？

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weibo1988821 发表于 2015-5-14 19:40
* T0 r1 T. h4 h, b0 [你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了，呵呵，大侠，如果要用32K 的L2 Cache存UPP接收数据的话，应该怎么用啊？

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weibo1988821 发表于 2015-5-14 19:40
你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了，呵呵，大侠，如果要用32K 的L2 Cache存UPP接收数据的话，应该怎么用啊？

weibo1988821

378087736 发表于 2015-5-15 11:34
% M. H4 R4 A& ?2 q! ?2 A数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了 ...

DDR存储数据慢是必然的，L2不用开缓存使用，直接使用就行，把你的接收数组放在L2区即可

叶子wy

weibo1988821 发表于 2015-5-15 15:19
4 n) }; f& r) u' }DDR存储数据慢是必然的，L2不用开缓存使用，直接使用就行，把你的接收数组放在L2区即可 ...

, p$ w/ s2 v! P) p/ c! v你好，”接收数组放在L2区“语句怎样实现？

zhuma

l楼主你好，我最近也在做FPGA与DSP之间的图像数据的传输，我想请教一下，请问这个CLOCK START ENABLE 配置是怎么样弄得，我研究了创龙给的事例程序，感觉没有在里面找到关于这几个信号的配置信息，楼主能不能指点一下？

Lewis

CLOCK需要配置频率，START和ENABLE配置使能或者禁用，还有极性

378087736

zhuma 发表于 2015-9-11 09:54
" O/ u( `) Q6 k% K( [/ s( yl楼主你好，我最近也在做FPGA与DSP之间的图像数据的传输，我想请教一下，请问这个CLOCK START ENABLE 配置 ...

寄存器初始化那里就给出来了啊，如果DSP要发数据给FPGA, 那么CLOCK是由DSP去控制的，如果DSP要接收FPGA的数据，则CLOCK是由FPGA控制的，START跟ENABLE信号是用来控制发送使能的。这是我的初始化配置（我是用8位宽度通信的，对于DSP来说，B是发送，A是接收）：
static void UPPInit(void)
{
2 W1 ^- ^( Y2 N5 l+ F/ S    unsigned int temp_reg = 0;
6 ?( C4 l+ @, t( |5 _$ j
    // Channel B params
3 x5 y! B/ b- |    CSL_FINST(temp_reg, UPP_UPCTL_DPFB, LJZF);     //Left-justified, zero filled
( m& @6 X5 m7 S, a1 h' i    CSL_FINST(temp_reg, UPP_UPCTL_IWB, 8BIT);      //8-bit interface
( W2 }1 P4 B* C+ P5 X    CSL_FINST(temp_reg, UPP_UPCTL_DPWB, FULL);     //Channel B bit width = 8
- V/ r% f  b7 V3 x9 g/ z0 w    CSL_FINST(temp_reg, UPP_UPCTL_DRB, SINGLE);    //Single data rate

    // Channel A params
    CSL_FINST(temp_reg, UPP_UPCTL_DPFA, LJZF);     //Left-justified, zero filled
$ ]* x# l; X' d    CSL_FINST(temp_reg, UPP_UPCTL_IWA, 8BIT);      //8-bit interface
5 Z" [. c3 R" \, O5 Y' x0 W7 e* {    CSL_FINST(temp_reg, UPP_UPCTL_DPWA, FULL);     //Channel A bit width = 8
( i2 i! f1 Y: D  [/ V/ p2 u9 n9 _    CSL_FINST(temp_reg, UPP_UPCTL_DRA, SINGLE);    //Single data rate
% g3 m( J  g% k. A! v
5 H  S6 i8 z. R+ y! T. Q4 u8 K    CSL_FINST(temp_reg, UPP_UPCTL_CHN, TWO);       //Channel A and Channel B are both active.
    CSL_FINST(temp_reg, UPP_UPCTL_MODE, DUPLEX0);  //Channel B transmit Channel A receive
& I$ W% }: @/ D' w
* J+ T) z, ]/ |! u& S3 D    upp_reg_hdl->UPCTL = temp_reg;
) p1 C: z, k- L
; \2 K' E% W0 \" @    temp_reg = 0;   
+ g0 j, O2 @$ K; v+ ]+ H3 q/ `
7 j/ F2 Q7 U/ i7 }: e7 D9 p2 J    // Channel A params
    //CSL_FINST(temp_reg, UPP_UPICR_TRISA, ENABLE);  //Channel A data pins are in a high-impedance state while idle
8 w6 a3 B2 k' E3 W6 w7 ~3 [8 l    //CSL_FINS(temp_reg, UPP_UPICR_CLKDIVA, UPP_CLOCK_DIV); //Clock divisor
5 \. Q) {$ a* Y! c    CSL_FINST(temp_reg, UPP_UPICR_STARTA, ENABLE); //Channel A START Signal Enable.
    CSL_FINST(temp_reg, UPP_UPICR_ENAA, ENABLE);   //Channel A ENABLE Signal Enable
- S  w" @. d. e' R/ L
; c1 ?3 A3 R# A1 N  m. W0 f- l    // Channel B params
$ M4 [  i, q  M3 s1 S" r  F/ f    CSL_FINS(temp_reg, UPP_UPICR_CLKDIVB, UPP_CLOCK_DIV);
    CSL_FINST(temp_reg, UPP_UPICR_STARTB, ENABLE); //Channel B START Signal Enable.
! c# i% s% {& f" T7 d- b) N7 u: n    CSL_FINST(temp_reg, UPP_UPICR_ENAB, ENABLE);  //Channel B ENABLE Signal Enable

( ?( m0 _! h# Z# |0 J    upp_reg_hdl->UPICR = temp_reg;

    //temp_reg = 0;
. N5 ^7 ?* A/ w: n
" y6 c  @% v8 f2 y5 V% N$ T" G    //CSL_FINS(temp_reg, UPP_UPIVR_VALB, 0x7b7b);   //Channel B idle value
    //CSL_FINS(temp_reg, UPP_UPIVR_VALA, 0x7f7f);   //Channel A idle value

    //upp_reg_hdl->UPIVR = temp_reg;
* @. R: H. A- R- o6 i( D" f1 N
6 r! ]# Z. [+ D' i3 T; e    //temp_reg = 0;
8 X6 n9 f; t  x1 D+ x! B+ i
    //CSL_FINST(temp_reg, UPP_UPTCR_RDSIZEI, 256B);  //set 256B DMA I
    //upp_reg_hdl->UPTCR = temp_reg;
8 Y- m: n* {% H8 L  V
    //temp_reg = 0;
    //CSL_FINST(temp_reg, UPP_UPDLB_BA, ENABLE);  //B to A loopback mode enable
$ N5 m' P1 v! W1 P+ m$ v$ X# Y    //upp_reg_hdl->UPDLB = temp_reg;
% x/ f5 W9 j: @) X3 A. z" r
}