关于UPP速度问题

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      小弟最近在用138的UPP跟FPGA通信，使用的是8位数据线宽，单速率模式，每1ms从FPGA端发送2K左右字节的数据，DSP端接收数据，每次写完DMA的三个寄存器后直到DMA传输完成，接收这2KBytes需要的时间竟然用了1.7ms左右，不知道为什么会这么慢？FPGA发送的时钟为20MHZ。请问DSP的UPP侧不是不每次收到FPGA发的start信号，才开始接收数据呢？
- v$ O" j0 S$ A: }0 @4 ]

weibo1988821

你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

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weibo1988821 发表于 2015-5-14 19:40
: R4 W, x# H- q: a7 m* E8 g* A8 d你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了，呵呵，大侠，如果要用32K 的L2 Cache存UPP接收数据的话，应该怎么用啊？

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weibo1988821 发表于 2015-5-14 19:40
! p! [+ r. l  N- Y: D3 y你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

2 D+ m, r5 s; b数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了，呵呵，大侠，如果要用32K 的L2 Cache存UPP接收数据的话，应该怎么用啊？

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weibo1988821 发表于 2015-5-14 19:40
你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了，呵呵，大侠，如果要用32K 的L2 Cache存UPP接收数据的话，应该怎么用啊？

weibo1988821

378087736 发表于 2015-5-15 11:34
6 q) C7 I3 f1 Y# t; T. V数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了 ...

) V: o7 A. D* }+ m5 R2 zDDR存储数据慢是必然的，L2不用开缓存使用，直接使用就行，把你的接收数组放在L2区即可

叶子wy

weibo1988821 发表于 2015-5-15 15:19
* J2 z& q9 V$ d* P6 s% n0 {/ RDDR存储数据慢是必然的，L2不用开缓存使用，直接使用就行，把你的接收数组放在L2区即可 ...

你好，”接收数组放在L2区“语句怎样实现？

zhuma

l楼主你好，我最近也在做FPGA与DSP之间的图像数据的传输，我想请教一下，请问这个CLOCK START ENABLE 配置是怎么样弄得，我研究了创龙给的事例程序，感觉没有在里面找到关于这几个信号的配置信息，楼主能不能指点一下？

Lewis

CLOCK需要配置频率，START和ENABLE配置使能或者禁用，还有极性

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zhuma 发表于 2015-9-11 09:54
l楼主你好，我最近也在做FPGA与DSP之间的图像数据的传输，我想请教一下，请问这个CLOCK START ENABLE 配置 ...

寄存器初始化那里就给出来了啊，如果DSP要发数据给FPGA, 那么CLOCK是由DSP去控制的，如果DSP要接收FPGA的数据，则CLOCK是由FPGA控制的，START跟ENABLE信号是用来控制发送使能的。这是我的初始化配置（我是用8位宽度通信的，对于DSP来说，B是发送，A是接收）：
static void UPPInit(void)
{
    unsigned int temp_reg = 0;

    // Channel B params
    CSL_FINST(temp_reg, UPP_UPCTL_DPFB, LJZF);     //Left-justified, zero filled
" D; _2 c$ |( {9 [4 Y( h; p5 u    CSL_FINST(temp_reg, UPP_UPCTL_IWB, 8BIT);      //8-bit interface
( o; S# J' O& \' f# p4 V' M0 c    CSL_FINST(temp_reg, UPP_UPCTL_DPWB, FULL);     //Channel B bit width = 8
6 Y0 Q8 [$ q+ A  Z* L    CSL_FINST(temp_reg, UPP_UPCTL_DRB, SINGLE);    //Single data rate
) W: @+ A! s! h- A+ ?, q
    // Channel A params
, ]9 Z! J* ]8 S. Y- ~+ d    CSL_FINST(temp_reg, UPP_UPCTL_DPFA, LJZF);     //Left-justified, zero filled
5 y3 d5 v, I+ s$ J0 p( ?    CSL_FINST(temp_reg, UPP_UPCTL_IWA, 8BIT);      //8-bit interface
    CSL_FINST(temp_reg, UPP_UPCTL_DPWA, FULL);     //Channel A bit width = 8
& ^& A0 `: M+ Q; {" H    CSL_FINST(temp_reg, UPP_UPCTL_DRA, SINGLE);    //Single data rate

0 R* r8 H( @- r5 n    CSL_FINST(temp_reg, UPP_UPCTL_CHN, TWO);       //Channel A and Channel B are both active.
    CSL_FINST(temp_reg, UPP_UPCTL_MODE, DUPLEX0);  //Channel B transmit Channel A receive

+ w$ F9 ?# Q3 I8 g- A! T    upp_reg_hdl->UPCTL = temp_reg;

    temp_reg = 0;   

) Q9 U/ b3 a, z& S    // Channel A params
    //CSL_FINST(temp_reg, UPP_UPICR_TRISA, ENABLE);  //Channel A data pins are in a high-impedance state while idle
4 v/ g9 v% R: G' X    //CSL_FINS(temp_reg, UPP_UPICR_CLKDIVA, UPP_CLOCK_DIV); //Clock divisor
    CSL_FINST(temp_reg, UPP_UPICR_STARTA, ENABLE); //Channel A START Signal Enable.
, v. ~6 @# m9 q: D1 y) ]; t- a5 O    CSL_FINST(temp_reg, UPP_UPICR_ENAA, ENABLE);   //Channel A ENABLE Signal Enable
1 y( G+ i. J' P5 l# Z
    // Channel B params
1 ?  y) F7 U- b" N; i    CSL_FINS(temp_reg, UPP_UPICR_CLKDIVB, UPP_CLOCK_DIV);
    CSL_FINST(temp_reg, UPP_UPICR_STARTB, ENABLE); //Channel B START Signal Enable.
2 j9 O2 I& x2 u. p    CSL_FINST(temp_reg, UPP_UPICR_ENAB, ENABLE);  //Channel B ENABLE Signal Enable

    upp_reg_hdl->UPICR = temp_reg;
) e3 V" a3 S$ a6 \
/ X$ x. z$ T+ _  B    //temp_reg = 0;

7 H$ ]. a! {0 J4 }# W2 l    //CSL_FINS(temp_reg, UPP_UPIVR_VALB, 0x7b7b);   //Channel B idle value
5 ]5 x' x5 n" [# E    //CSL_FINS(temp_reg, UPP_UPIVR_VALA, 0x7f7f);   //Channel A idle value
0 _4 z4 y) y9 J* u
  o1 i9 F! J9 g1 R5 M    //upp_reg_hdl->UPIVR = temp_reg;

& a, Z% `3 `+ W# v    //temp_reg = 0;
' S' z+ E8 p9 s' j/ H" d. i+ t
    //CSL_FINST(temp_reg, UPP_UPTCR_RDSIZEI, 256B);  //set 256B DMA I
+ Q- q6 g3 ~$ K, T6 J% C$ \3 m    //upp_reg_hdl->UPTCR = temp_reg;

2 r2 y  F+ Q  ~+ r7 ]8 C  A    //temp_reg = 0;
- _- z6 g. T. \$ J7 P    //CSL_FINST(temp_reg, UPP_UPDLB_BA, ENABLE);  //B to A loopback mode enable
. d) k" R* I7 z7 g/ K, O4 j7 Q4 v    //upp_reg_hdl->UPDLB = temp_reg;
& a% A# G  {9 }/ N
& j$ q6 B* F8 _$ k5 j( t  X}