关于UPP速度问题

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      小弟最近在用138的UPP跟FPGA通信，使用的是8位数据线宽，单速率模式，每1ms从FPGA端发送2K左右字节的数据，DSP端接收数据，每次写完DMA的三个寄存器后直到DMA传输完成，接收这2KBytes需要的时间竟然用了1.7ms左右，不知道为什么会这么慢？FPGA发送的时钟为20MHZ。请问DSP的UPP侧不是不每次收到FPGA发的start信号，才开始接收数据呢？

weibo1988821

你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

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weibo1988821 发表于 2015-5-14 19:40
你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

- ~# k1 v) ^9 ^0 W" _数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了，呵呵，大侠，如果要用32K 的L2 Cache存UPP接收数据的话，应该怎么用啊？

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weibo1988821 发表于 2015-5-14 19:40
) K3 ?  o" a' _1 Y" T你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了，呵呵，大侠，如果要用32K 的L2 Cache存UPP接收数据的话，应该怎么用啊？

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weibo1988821 发表于 2015-5-14 19:40
你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

* |, Z6 f; g2 A+ c4 W2 U& x( Q数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了，呵呵，大侠，如果要用32K 的L2 Cache存UPP接收数据的话，应该怎么用啊？

weibo1988821

378087736 发表于 2015-5-15 11:34
) v  |. W* k8 x1 Z2 x数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了 ...

" G, Z, {  N$ y6 O4 V4 o: tDDR存储数据慢是必然的，L2不用开缓存使用，直接使用就行，把你的接收数组放在L2区即可

叶子wy

weibo1988821 发表于 2015-5-15 15:19
1 ?! @# j" U. t  k2 n3 uDDR存储数据慢是必然的，L2不用开缓存使用，直接使用就行，把你的接收数组放在L2区即可 ...

7 K4 V' t4 _3 v+ I# t/ G( W你好，”接收数组放在L2区“语句怎样实现？

zhuma

l楼主你好，我最近也在做FPGA与DSP之间的图像数据的传输，我想请教一下，请问这个CLOCK START ENABLE 配置是怎么样弄得，我研究了创龙给的事例程序，感觉没有在里面找到关于这几个信号的配置信息，楼主能不能指点一下？

Lewis

CLOCK需要配置频率，START和ENABLE配置使能或者禁用，还有极性

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zhuma 发表于 2015-9-11 09:54
l楼主你好，我最近也在做FPGA与DSP之间的图像数据的传输，我想请教一下，请问这个CLOCK START ENABLE 配置 ...

寄存器初始化那里就给出来了啊，如果DSP要发数据给FPGA, 那么CLOCK是由DSP去控制的，如果DSP要接收FPGA的数据，则CLOCK是由FPGA控制的，START跟ENABLE信号是用来控制发送使能的。这是我的初始化配置（我是用8位宽度通信的，对于DSP来说，B是发送，A是接收）：
" V) J" d( y9 p0 z5 V3 K1 V9 ]4 astatic void UPPInit(void)
) g. s% [  ?/ N& G5 o# c7 S) X1 d{
+ K* P. C+ s! W" h/ h    unsigned int temp_reg = 0;
: _4 O. @& s$ P
    // Channel B params
; e- t/ v' e' s$ }7 _    CSL_FINST(temp_reg, UPP_UPCTL_DPFB, LJZF);     //Left-justified, zero filled
    CSL_FINST(temp_reg, UPP_UPCTL_IWB, 8BIT);      //8-bit interface
    CSL_FINST(temp_reg, UPP_UPCTL_DPWB, FULL);     //Channel B bit width = 8
0 o6 X( g" p$ Z8 f5 d4 y    CSL_FINST(temp_reg, UPP_UPCTL_DRB, SINGLE);    //Single data rate

9 L$ q5 ^1 `" F    // Channel A params
    CSL_FINST(temp_reg, UPP_UPCTL_DPFA, LJZF);     //Left-justified, zero filled
    CSL_FINST(temp_reg, UPP_UPCTL_IWA, 8BIT);      //8-bit interface
/ ?7 H- s5 W* @+ }. g7 F; @    CSL_FINST(temp_reg, UPP_UPCTL_DPWA, FULL);     //Channel A bit width = 8
$ U7 R; K, T) r% m/ j/ a    CSL_FINST(temp_reg, UPP_UPCTL_DRA, SINGLE);    //Single data rate

4 V4 q$ c" ]7 i+ t    CSL_FINST(temp_reg, UPP_UPCTL_CHN, TWO);       //Channel A and Channel B are both active.
  {( j  N" P. K: F    CSL_FINST(temp_reg, UPP_UPCTL_MODE, DUPLEX0);  //Channel B transmit Channel A receive
$ q+ x; E) R  j2 Z
1 L& o+ [8 E. X% m, B9 S    upp_reg_hdl->UPCTL = temp_reg;
1 X. \9 L% `& ~
    temp_reg = 0;   
- n- p7 `3 |) w
! s  L6 z: \, q/ V( i    // Channel A params
+ F# s" O- T, b8 w    //CSL_FINST(temp_reg, UPP_UPICR_TRISA, ENABLE);  //Channel A data pins are in a high-impedance state while idle
: [$ T3 j* s- L; ?- ~    //CSL_FINS(temp_reg, UPP_UPICR_CLKDIVA, UPP_CLOCK_DIV); //Clock divisor
/ P6 ~7 V+ p4 t7 x+ q* D    CSL_FINST(temp_reg, UPP_UPICR_STARTA, ENABLE); //Channel A START Signal Enable.
7 J7 T; v) n- j) W    CSL_FINST(temp_reg, UPP_UPICR_ENAA, ENABLE);   //Channel A ENABLE Signal Enable
' n( o5 k' z5 o  I- Z7 I: q
    // Channel B params
' [; f% {0 z3 _    CSL_FINS(temp_reg, UPP_UPICR_CLKDIVB, UPP_CLOCK_DIV);
    CSL_FINST(temp_reg, UPP_UPICR_STARTB, ENABLE); //Channel B START Signal Enable.
    CSL_FINST(temp_reg, UPP_UPICR_ENAB, ENABLE);  //Channel B ENABLE Signal Enable

    upp_reg_hdl->UPICR = temp_reg;

    //temp_reg = 0;

    //CSL_FINS(temp_reg, UPP_UPIVR_VALB, 0x7b7b);   //Channel B idle value
    //CSL_FINS(temp_reg, UPP_UPIVR_VALA, 0x7f7f);   //Channel A idle value

    //upp_reg_hdl->UPIVR = temp_reg;
4 I# ^5 b+ z" D6 S' j
, N. [: q3 o  z+ I    //temp_reg = 0;

    //CSL_FINST(temp_reg, UPP_UPTCR_RDSIZEI, 256B);  //set 256B DMA I
    //upp_reg_hdl->UPTCR = temp_reg;

% ~* D( L* T' h. }7 L3 K6 r    //temp_reg = 0;
$ H7 s. e/ t; r1 D6 q% [- L" O    //CSL_FINST(temp_reg, UPP_UPDLB_BA, ENABLE);  //B to A loopback mode enable
5 {1 a) \5 L. W+ ]& L    //upp_reg_hdl->UPDLB = temp_reg;
- v, V" e  v9 \8 y
# [" P# X% k  b7 w5 o) T  r5 F}