关于UPP速度问题

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      小弟最近在用138的UPP跟FPGA通信，使用的是8位数据线宽，单速率模式，每1ms从FPGA端发送2K左右字节的数据，DSP端接收数据，每次写完DMA的三个寄存器后直到DMA传输完成，接收这2KBytes需要的时间竟然用了1.7ms左右，不知道为什么会这么慢？FPGA发送的时钟为20MHZ。请问DSP的UPP侧不是不每次收到FPGA发的start信号，才开始接收数据呢？

weibo1988821

你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

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weibo1988821 发表于 2015-5-14 19:40
你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

- Y5 e4 S0 H3 X5 m4 `* F& b数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了，呵呵，大侠，如果要用32K 的L2 Cache存UPP接收数据的话，应该怎么用啊？

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weibo1988821 发表于 2015-5-14 19:40
; q8 \2 t3 J; \9 {你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

& C% g$ X! t5 W数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了，呵呵，大侠，如果要用32K 的L2 Cache存UPP接收数据的话，应该怎么用啊？

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weibo1988821 发表于 2015-5-14 19:40
你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

6 Q% v$ F5 H% m/ n8 ^/ T2 q数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了，呵呵，大侠，如果要用32K 的L2 Cache存UPP接收数据的话，应该怎么用啊？

weibo1988821

378087736 发表于 2015-5-15 11:34
数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了 ...

4 y- W. e+ J: J: gDDR存储数据慢是必然的，L2不用开缓存使用，直接使用就行，把你的接收数组放在L2区即可

叶子wy

weibo1988821 发表于 2015-5-15 15:19
! ^( w9 Z# {' d7 y. {$ zDDR存储数据慢是必然的，L2不用开缓存使用，直接使用就行，把你的接收数组放在L2区即可 ...

/ j8 n: ^$ H& ^, ~. f) J你好，”接收数组放在L2区“语句怎样实现？

zhuma

l楼主你好，我最近也在做FPGA与DSP之间的图像数据的传输，我想请教一下，请问这个CLOCK START ENABLE 配置是怎么样弄得，我研究了创龙给的事例程序，感觉没有在里面找到关于这几个信号的配置信息，楼主能不能指点一下？

Lewis

CLOCK需要配置频率，START和ENABLE配置使能或者禁用，还有极性

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zhuma 发表于 2015-9-11 09:54
l楼主你好，我最近也在做FPGA与DSP之间的图像数据的传输，我想请教一下，请问这个CLOCK START ENABLE 配置 ...

4 y! F! ^, W: X& e  G; A寄存器初始化那里就给出来了啊，如果DSP要发数据给FPGA, 那么CLOCK是由DSP去控制的，如果DSP要接收FPGA的数据，则CLOCK是由FPGA控制的，START跟ENABLE信号是用来控制发送使能的。这是我的初始化配置（我是用8位宽度通信的，对于DSP来说，B是发送，A是接收）：
static void UPPInit(void)
{
* ~/ c" \7 {; h; X& H0 ^    unsigned int temp_reg = 0;

    // Channel B params
    CSL_FINST(temp_reg, UPP_UPCTL_DPFB, LJZF);     //Left-justified, zero filled
    CSL_FINST(temp_reg, UPP_UPCTL_IWB, 8BIT);      //8-bit interface
  M' C! f6 P) q& }    CSL_FINST(temp_reg, UPP_UPCTL_DPWB, FULL);     //Channel B bit width = 8
/ T; Q5 z' V: [) C    CSL_FINST(temp_reg, UPP_UPCTL_DRB, SINGLE);    //Single data rate
- I5 R) R- _4 [) I/ ]( Z
    // Channel A params
    CSL_FINST(temp_reg, UPP_UPCTL_DPFA, LJZF);     //Left-justified, zero filled
    CSL_FINST(temp_reg, UPP_UPCTL_IWA, 8BIT);      //8-bit interface
    CSL_FINST(temp_reg, UPP_UPCTL_DPWA, FULL);     //Channel A bit width = 8
+ y* ?+ P: Z! V0 I7 p% P% w    CSL_FINST(temp_reg, UPP_UPCTL_DRA, SINGLE);    //Single data rate

    CSL_FINST(temp_reg, UPP_UPCTL_CHN, TWO);       //Channel A and Channel B are both active.
) J) w" u. g, A+ Z& ]' U    CSL_FINST(temp_reg, UPP_UPCTL_MODE, DUPLEX0);  //Channel B transmit Channel A receive
* _: v; t7 g& V4 V- ?1 z" v0 t
4 L7 }* H, W, X    upp_reg_hdl->UPCTL = temp_reg;
7 S% y7 ]8 ^* U. @( z  I8 G
    temp_reg = 0;   
/ o, M( ]# M+ X9 I
    // Channel A params
    //CSL_FINST(temp_reg, UPP_UPICR_TRISA, ENABLE);  //Channel A data pins are in a high-impedance state while idle
. U0 W# W8 O5 Y3 i    //CSL_FINS(temp_reg, UPP_UPICR_CLKDIVA, UPP_CLOCK_DIV); //Clock divisor
) C6 f1 w( Q: g+ V    CSL_FINST(temp_reg, UPP_UPICR_STARTA, ENABLE); //Channel A START Signal Enable.
    CSL_FINST(temp_reg, UPP_UPICR_ENAA, ENABLE);   //Channel A ENABLE Signal Enable
1 R; O) {1 \8 D, D
( Z" ~. y! r7 `( b  ^- F1 z+ P8 f    // Channel B params
8 @; N, h9 _/ D# c5 N    CSL_FINS(temp_reg, UPP_UPICR_CLKDIVB, UPP_CLOCK_DIV);
  R$ D6 Q7 X# t- v' w% o$ t( j* Y    CSL_FINST(temp_reg, UPP_UPICR_STARTB, ENABLE); //Channel B START Signal Enable.
    CSL_FINST(temp_reg, UPP_UPICR_ENAB, ENABLE);  //Channel B ENABLE Signal Enable
6 B) H# p4 `& W1 e
6 _3 o- A) e: g  B: L5 L    upp_reg_hdl->UPICR = temp_reg;
( G0 t; ]$ \5 P$ o8 Z9 L5 L
+ ^* u% ~, \% B' Z% [6 T/ p    //temp_reg = 0;
' L& N9 x3 x1 O+ w0 p5 ^
    //CSL_FINS(temp_reg, UPP_UPIVR_VALB, 0x7b7b);   //Channel B idle value
' B* m0 {, t) X/ x    //CSL_FINS(temp_reg, UPP_UPIVR_VALA, 0x7f7f);   //Channel A idle value
2 i0 B( e  L! [0 A' s. L( b
    //upp_reg_hdl->UPIVR = temp_reg;

    //temp_reg = 0;

    //CSL_FINST(temp_reg, UPP_UPTCR_RDSIZEI, 256B);  //set 256B DMA I
1 S/ F* f: t. y! g    //upp_reg_hdl->UPTCR = temp_reg;
" G) C+ ~$ q8 N  r" e
    //temp_reg = 0;
( [# x8 b! @4 ]* r/ Y    //CSL_FINST(temp_reg, UPP_UPDLB_BA, ENABLE);  //B to A loopback mode enable
    //upp_reg_hdl->UPDLB = temp_reg;

' U6 K( h5 w0 h0 D5 N" M}