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2 O" F7 l' q* ^# k寄存器初始化那里就给出来了啊，如果DSP要发数据给FPGA, 那么CLOCK是由DSP去控制的，如果DSP要接收FPGA的数据，则CLOCK是由FPGA控制的，START跟ENABLE信号是用来控制发送使能的。这是我的初始化配置（我是用8位宽度通信的，对于DSP来说，B是发送，A是接收）：
* K0 _% O ^8 P4 U3 Sstatic void UPPInit(void)
* q3 \6 H, {5 [3 w5 W& V( @- q- M{* F2 t" w+ q6 G7 v% ?
unsigned int temp_reg = 0; t1 s- g0 {* d. f( y+ A
- y. G: s4 N# W& a
// Channel B params4 d% x* m2 d1 |
CSL_FINST(temp_reg, UPP_UPCTL_DPFB, LJZF); //Left-justified, zero filled
6 o! e' e( o7 Z8 O8 c/ L3 x" r CSL_FINST(temp_reg, UPP_UPCTL_IWB, 8BIT); //8-bit interface1 B% W z2 z9 J% l. i
CSL_FINST(temp_reg, UPP_UPCTL_DPWB, FULL); //Channel B bit width = 8
. {7 w S& Z8 r. B" J CSL_FINST(temp_reg, UPP_UPCTL_DRB, SINGLE); //Single data rate
% M6 E, t3 O* ^# J+ E
* [, [+ c9 I1 C' l3 O // Channel A params0 I# W/ W6 ], E5 e2 K' C
CSL_FINST(temp_reg, UPP_UPCTL_DPFA, LJZF); //Left-justified, zero filled
) V( R/ B! T8 H4 T CSL_FINST(temp_reg, UPP_UPCTL_IWA, 8BIT); //8-bit interface
6 p7 B2 Y. V8 `2 U: I. }- c CSL_FINST(temp_reg, UPP_UPCTL_DPWA, FULL); //Channel A bit width = 8
8 Y% k5 z$ O; _ CSL_FINST(temp_reg, UPP_UPCTL_DRA, SINGLE); //Single data rate4 q2 C) A! f6 R" n
$ L0 a. V9 R4 K" S; C CSL_FINST(temp_reg, UPP_UPCTL_CHN, TWO); //Channel A and Channel B are both active.
: J |9 u: Y4 Z3 |3 t9 \& Z6 H CSL_FINST(temp_reg, UPP_UPCTL_MODE, DUPLEX0); //Channel B transmit Channel A receive: y/ C: O+ `1 T6 S! O- R% h: l! B
7 ]" v7 S8 B3 g upp_reg_hdl->UPCTL = temp_reg;4 ]! _2 h3 x# o0 E) @# l- W, W
% _ f, C/ Z$ \( ]7 z
temp_reg = 0;
! s8 W. Q- ]) I# w( ]
- K; f0 U. d: ]( o // Channel A params
0 T! H! G8 e2 r! V0 o //CSL_FINST(temp_reg, UPP_UPICR_TRISA, ENABLE); //Channel A data pins are in a high-impedance state while idle
* {3 |2 P8 a X# W //CSL_FINS(temp_reg, UPP_UPICR_CLKDIVA, UPP_CLOCK_DIV); //Clock divisor% z) R. Z6 y) r: `# K
CSL_FINST(temp_reg, UPP_UPICR_STARTA, ENABLE); //Channel A START Signal Enable.% |: j* `& m- O# [+ `3 H$ S) h
CSL_FINST(temp_reg, UPP_UPICR_ENAA, ENABLE); //Channel A ENABLE Signal Enable
/ H- Z9 r2 Z; L7 L$ M
& u7 Z& H$ d. \+ b. q // Channel B params
) k! k. v, x! C3 s+ Q CSL_FINS(temp_reg, UPP_UPICR_CLKDIVB, UPP_CLOCK_DIV);0 u3 R+ L0 i, @/ ]
CSL_FINST(temp_reg, UPP_UPICR_STARTB, ENABLE); //Channel B START Signal Enable.# `1 g$ L$ E7 q
CSL_FINST(temp_reg, UPP_UPICR_ENAB, ENABLE); //Channel B ENABLE Signal Enable: z1 o% A& ?" q3 p! G3 _0 W
, }& l' l- u. J/ d upp_reg_hdl->UPICR = temp_reg;4 Q2 u6 h2 C' P4 j* a
; b. D1 [! u- C6 ]/ z& d //temp_reg = 0;( q8 I9 B& j* B) a9 n& `
0 R; H) p6 x9 ^ //CSL_FINS(temp_reg, UPP_UPIVR_VALB, 0x7b7b); //Channel B idle value
' e; I6 m0 u+ h) a //CSL_FINS(temp_reg, UPP_UPIVR_VALA, 0x7f7f); //Channel A idle value
. c. F! k& g1 Q* y) c4 U9 w
9 m! s5 W) j& u: E1 N //upp_reg_hdl->UPIVR = temp_reg;: ^! ]9 _% }0 A* h L' c9 Q; B
0 j V* m6 F: a8 O6 W //temp_reg = 0;
, u; x9 s6 J8 f6 i6 ?$ s: n9 A
?& k7 G5 w7 s1 }- P$ ]% f //CSL_FINST(temp_reg, UPP_UPTCR_RDSIZEI, 256B); //set 256B DMA I
6 o& K$ l7 w$ j$ k* N0 j# V8 w //upp_reg_hdl->UPTCR = temp_reg;$ g: V$ }$ N6 K: o/ d# ^
) e7 o! {% w2 i8 \9 n //temp_reg = 0;
8 y( o- o$ X3 I3 G1 J //CSL_FINST(temp_reg, UPP_UPDLB_BA, ENABLE); //B to A loopback mode enable( v/ }9 ~8 V* h3 M4 A/ \+ c
//upp_reg_hdl->UPDLB = temp_reg;; B3 C& d/ V' \- p2 N) e& H
" ~3 w9 P! f% M N# J; B} |
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发表于 2015-5-14 19:31:54
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