对l138与fpga通信例程tl-devmem2的复现与使用

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硬件平台：omapl38F核心板；
) k. V- V8 U( G8 M复现方式：按照pdf：omapl38基于emifa总线与FPGA的通信测试进行例程复现，并将写数据部分提取出来进行使用；
问题：在对fpga这边数据进行抓包观察时发现：
1、16根数据线仅有低八位在使用，高八位置一，当传输16bit数据时，会将两个字节按先小端后大端的顺序从低八位数据线按序输出；
2、同时地址线只有addr1，addr2，addr3三根是有效的，其他线长期置一，并且地址线并不随数据变化而变化，而是每隔8到11个写使能而进一位；
3、emifa_clk时钟线并不能作为时钟提供给fpga，在对fpga另加其他时钟并对emifa_clk进行抓包时现象为长期置高；
4、片选emifa_cs2和写使能emifa_we的拉低时间比并不符合dsp与fpga通信时的2,3,2关系，请问arm与fpga通信时这个时序是什么，同时其依靠的时钟是多大，还是114MHz吗？
1 [+ @' B: F2 ~

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Tronlong-陈工 发表于 2018-9-7 15:39
你好，针对您的问题有一下疑问：
1 H; J7 q% s0 G
1.请问你使用的程序都是用我公司提供的吗？还是自行有做修改？

, r, c9 g# L& @5 Z, `使用的是arm的例程tl_devmem2（贴的图是修改过的程序，写使能中间的长时间时序是由于arm端打印每次数据造成的）；我没有用核心板上的DSP，只用了arm和fpga

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Tronlong-陈工 发表于 2018-9-7 17:06
- w* x1 ]7 E# ]4 \/ D& c数据的问题核对过ARM和FPGA端的数据宽度是否匹配？光盘资料中也有使用tl_devmem2的部分讲解文档《13-3-OMAP ...

8 S. e& {% E( j" ~) E就是按照那个文档操作的，然后发现采用m或者h模式的时候数据线和地址线出现了上述现象。采用b时地址线出现上述现象

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Tronlong-陈工 发表于 2018-9-7 17:06
0 g$ q2 w# p: m) ]9 i. f数据的问题核对过ARM和FPGA端的数据宽度是否匹配？光盘资料中也有使用tl_devmem2的部分讲解文档《13-3-OMAP ...

, e' j. S* v. o( q陈工，这个问题咱们创龙有没有解决方案啊，为什么ARM和fpga通信时只能用8根数据线啊，而且地址线完全和数据不匹配，而且arm进行写操作基于的时钟是多少啊？麻烦您解答一下呗
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广州创龙莫工 发表于 2018-9-29 10:46
您好，您如果是按照我们提供的例程和文档进行测试的话，测试的结果如果是不一样的话，您这边可以截图过来看 ...

采用的OMAP-L138F上ARM与FPGA数据传输程序基于文件《13-3-OMAPL138基于EMIFA总线与FPGA的通信测试》。
2 W3 Q- Q" M6 J
现在遇到的问题：
1、16bit数据线高八位没有初始化，传输只采用低八位数据线，且16bit的数据会在低八位数据线分成两个8bit数发出；
3 B. G3 f: |  a' @9 ?2、地址线仅有低三位初始化，且变化方式与读使能不同步；emifa_ba1无变化；
) {# s/ m4 l+ Z1 y' q& @0 s
2 T3 X( ?; N  {  Y; T现象：
, O' C9 M$ R" h- C- M. w: A1、linux端运行./tl-devmem2 0x60000000 256 m 52428(1100110011001100)FPGA端现象
G:\EMIF问题\输入（m52428）
, y0 |- k4 t# @6 q# [G:\EMIF问题\m52428addr
! B1 m2 ?. m+ {9 ]2、linux端运行./tl-devmem2 0x60000000 256 h 52428(1100110011001100)FPGA端现象
G:\EMIF问题\输入（h52428）G:\EMIF问题\h52428addr

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