关于UPP速度问题

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      小弟最近在用138的UPP跟FPGA通信，使用的是8位数据线宽，单速率模式，每1ms从FPGA端发送2K左右字节的数据，DSP端接收数据，每次写完DMA的三个寄存器后直到DMA传输完成，接收这2KBytes需要的时间竟然用了1.7ms左右，不知道为什么会这么慢？FPGA发送的时钟为20MHZ。请问DSP的UPP侧不是不每次收到FPGA发的start信号，才开始接收数据呢？

weibo1988821

你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

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weibo1988821 发表于 2015-5-14 19:40
' n# R4 L7 v* Y2 \8 \" T5 M你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

8 }# q. h8 N! x: B6 ]! F数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了，呵呵，大侠，如果要用32K 的L2 Cache存UPP接收数据的话，应该怎么用啊？

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weibo1988821 发表于 2015-5-14 19:40
, C1 ~/ W( _+ h, _你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

. K7 n) y- A8 o4 f数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了，呵呵，大侠，如果要用32K 的L2 Cache存UPP接收数据的话，应该怎么用啊？

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weibo1988821 发表于 2015-5-14 19:40
你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

, d: j5 E  X% r3 R  q* }6 W数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了，呵呵，大侠，如果要用32K 的L2 Cache存UPP接收数据的话，应该怎么用啊？

weibo1988821

378087736 发表于 2015-5-15 11:34
' \+ o) N1 ^( j: h- h0 g# @数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了 ...

, ^5 o& t3 c5 k6 R  mDDR存储数据慢是必然的，L2不用开缓存使用，直接使用就行，把你的接收数组放在L2区即可

叶子wy

weibo1988821 发表于 2015-5-15 15:19
DDR存储数据慢是必然的，L2不用开缓存使用，直接使用就行，把你的接收数组放在L2区即可 ...

你好，”接收数组放在L2区“语句怎样实现？

zhuma

l楼主你好，我最近也在做FPGA与DSP之间的图像数据的传输，我想请教一下，请问这个CLOCK START ENABLE 配置是怎么样弄得，我研究了创龙给的事例程序，感觉没有在里面找到关于这几个信号的配置信息，楼主能不能指点一下？

Lewis

CLOCK需要配置频率，START和ENABLE配置使能或者禁用，还有极性

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zhuma 发表于 2015-9-11 09:54
3 g/ E' }% S; y5 w, r3 Hl楼主你好，我最近也在做FPGA与DSP之间的图像数据的传输，我想请教一下，请问这个CLOCK START ENABLE 配置 ...

. W+ s$ w  l, V: j+ I寄存器初始化那里就给出来了啊，如果DSP要发数据给FPGA, 那么CLOCK是由DSP去控制的，如果DSP要接收FPGA的数据，则CLOCK是由FPGA控制的，START跟ENABLE信号是用来控制发送使能的。这是我的初始化配置（我是用8位宽度通信的，对于DSP来说，B是发送，A是接收）：
  {( u  o" d% Kstatic void UPPInit(void)
8 q: @2 _+ `& r8 v8 ^. D& |( u5 N{
0 k( M9 b% W% a    unsigned int temp_reg = 0;
% t+ R4 o6 F# y2 q! H1 @. L5 G# V
+ @; s  a% J7 v' F) A    // Channel B params
- |  `$ {$ g* b- S! g! C6 X    CSL_FINST(temp_reg, UPP_UPCTL_DPFB, LJZF);     //Left-justified, zero filled
% E# _+ D5 P3 c, t- B4 W+ f    CSL_FINST(temp_reg, UPP_UPCTL_IWB, 8BIT);      //8-bit interface
* J, Y1 R  Y# U! c& T( }    CSL_FINST(temp_reg, UPP_UPCTL_DPWB, FULL);     //Channel B bit width = 8
# Q3 N7 {- j; _& C% @4 l, z# ?1 K- t    CSL_FINST(temp_reg, UPP_UPCTL_DRB, SINGLE);    //Single data rate
+ F7 @! u7 x% Q
6 @0 ]5 D' ?1 X( Q0 M2 T    // Channel A params
    CSL_FINST(temp_reg, UPP_UPCTL_DPFA, LJZF);     //Left-justified, zero filled
    CSL_FINST(temp_reg, UPP_UPCTL_IWA, 8BIT);      //8-bit interface
    CSL_FINST(temp_reg, UPP_UPCTL_DPWA, FULL);     //Channel A bit width = 8
    CSL_FINST(temp_reg, UPP_UPCTL_DRA, SINGLE);    //Single data rate

/ S5 S. X" l0 ?6 a$ z    CSL_FINST(temp_reg, UPP_UPCTL_CHN, TWO);       //Channel A and Channel B are both active.
8 Q4 F/ t( l8 b$ c- j4 d    CSL_FINST(temp_reg, UPP_UPCTL_MODE, DUPLEX0);  //Channel B transmit Channel A receive

    upp_reg_hdl->UPCTL = temp_reg;
1 i7 k. K0 q) u& s* U5 H
' J3 d$ }+ A4 c8 ]    temp_reg = 0;   
3 {! t* M+ g4 J  ]$ }" _
    // Channel A params
    //CSL_FINST(temp_reg, UPP_UPICR_TRISA, ENABLE);  //Channel A data pins are in a high-impedance state while idle
    //CSL_FINS(temp_reg, UPP_UPICR_CLKDIVA, UPP_CLOCK_DIV); //Clock divisor
    CSL_FINST(temp_reg, UPP_UPICR_STARTA, ENABLE); //Channel A START Signal Enable.
    CSL_FINST(temp_reg, UPP_UPICR_ENAA, ENABLE);   //Channel A ENABLE Signal Enable
/ n! T; U; l4 [8 i- L
& v  r6 E1 u$ p0 Y$ V' V    // Channel B params
; `/ \8 O/ [( a3 q" W0 c    CSL_FINS(temp_reg, UPP_UPICR_CLKDIVB, UPP_CLOCK_DIV);
    CSL_FINST(temp_reg, UPP_UPICR_STARTB, ENABLE); //Channel B START Signal Enable.
1 U9 A9 y$ n( ~& u$ R    CSL_FINST(temp_reg, UPP_UPICR_ENAB, ENABLE);  //Channel B ENABLE Signal Enable
1 Z) g: j( V( c
    upp_reg_hdl->UPICR = temp_reg;

) Q& u$ ^$ N6 {+ m2 L    //temp_reg = 0;
7 N* L+ s5 r# Y$ {+ ^* S' j/ G% T) z
    //CSL_FINS(temp_reg, UPP_UPIVR_VALB, 0x7b7b);   //Channel B idle value
    //CSL_FINS(temp_reg, UPP_UPIVR_VALA, 0x7f7f);   //Channel A idle value

4 X/ q) t9 l! w+ p# M  S9 v    //upp_reg_hdl->UPIVR = temp_reg;

% `" q' y2 @8 ?1 E) U9 W    //temp_reg = 0;
2 l% c' C) g- y! P+ U/ O. O  D
    //CSL_FINST(temp_reg, UPP_UPTCR_RDSIZEI, 256B);  //set 256B DMA I
    //upp_reg_hdl->UPTCR = temp_reg;
+ U" v- ]( X8 K8 _# `: }
2 h) |: K; E( |- ~( y/ P1 P$ J% A    //temp_reg = 0;
    //CSL_FINST(temp_reg, UPP_UPDLB_BA, ENABLE);  //B to A loopback mode enable
* n% `1 l7 ^% w- l* H& M    //upp_reg_hdl->UPDLB = temp_reg;

}