关于UPP速度问题

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      小弟最近在用138的UPP跟FPGA通信，使用的是8位数据线宽，单速率模式，每1ms从FPGA端发送2K左右字节的数据，DSP端接收数据，每次写完DMA的三个寄存器后直到DMA传输完成，接收这2KBytes需要的时间竟然用了1.7ms左右，不知道为什么会这么慢？FPGA发送的时钟为20MHZ。请问DSP的UPP侧不是不每次收到FPGA发的start信号，才开始接收数据呢？
* A2 t& q$ k5 ~7 {. ]5 Y

weibo1988821

你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

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weibo1988821 发表于 2015-5-14 19:40
你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

3 k8 V0 [2 b+ V( R& c; ^数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了，呵呵，大侠，如果要用32K 的L2 Cache存UPP接收数据的话，应该怎么用啊？

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weibo1988821 发表于 2015-5-14 19:40
你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了，呵呵，大侠，如果要用32K 的L2 Cache存UPP接收数据的话，应该怎么用啊？

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weibo1988821 发表于 2015-5-14 19:40
你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

0 s1 z9 p  o6 C8 j7 p- X数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了，呵呵，大侠，如果要用32K 的L2 Cache存UPP接收数据的话，应该怎么用啊？

weibo1988821

378087736 发表于 2015-5-15 11:34
数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了 ...

DDR存储数据慢是必然的，L2不用开缓存使用，直接使用就行，把你的接收数组放在L2区即可

叶子wy

weibo1988821 发表于 2015-5-15 15:19
DDR存储数据慢是必然的，L2不用开缓存使用，直接使用就行，把你的接收数组放在L2区即可 ...

6 N% T- J" U$ W你好，”接收数组放在L2区“语句怎样实现？

zhuma

l楼主你好，我最近也在做FPGA与DSP之间的图像数据的传输，我想请教一下，请问这个CLOCK START ENABLE 配置是怎么样弄得，我研究了创龙给的事例程序，感觉没有在里面找到关于这几个信号的配置信息，楼主能不能指点一下？

Lewis

CLOCK需要配置频率，START和ENABLE配置使能或者禁用，还有极性

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zhuma 发表于 2015-9-11 09:54
l楼主你好，我最近也在做FPGA与DSP之间的图像数据的传输，我想请教一下，请问这个CLOCK START ENABLE 配置 ...

  _& a" P+ ~' L寄存器初始化那里就给出来了啊，如果DSP要发数据给FPGA, 那么CLOCK是由DSP去控制的，如果DSP要接收FPGA的数据，则CLOCK是由FPGA控制的，START跟ENABLE信号是用来控制发送使能的。这是我的初始化配置（我是用8位宽度通信的，对于DSP来说，B是发送，A是接收）：
( `8 p/ W- w. S* i9 ostatic void UPPInit(void)
{
    unsigned int temp_reg = 0;
1 A$ v6 A5 i7 X( z. t/ n3 F
    // Channel B params
    CSL_FINST(temp_reg, UPP_UPCTL_DPFB, LJZF);     //Left-justified, zero filled
    CSL_FINST(temp_reg, UPP_UPCTL_IWB, 8BIT);      //8-bit interface
    CSL_FINST(temp_reg, UPP_UPCTL_DPWB, FULL);     //Channel B bit width = 8
    CSL_FINST(temp_reg, UPP_UPCTL_DRB, SINGLE);    //Single data rate
7 ?( D5 M$ j: I0 K) `
5 [0 W& t  H5 t( A8 ~3 ?0 J    // Channel A params
    CSL_FINST(temp_reg, UPP_UPCTL_DPFA, LJZF);     //Left-justified, zero filled
    CSL_FINST(temp_reg, UPP_UPCTL_IWA, 8BIT);      //8-bit interface
    CSL_FINST(temp_reg, UPP_UPCTL_DPWA, FULL);     //Channel A bit width = 8
    CSL_FINST(temp_reg, UPP_UPCTL_DRA, SINGLE);    //Single data rate
1 ?6 u, \9 S3 ~% `# P7 Z9 z
  ~+ R6 M0 E" l( ], Q! W    CSL_FINST(temp_reg, UPP_UPCTL_CHN, TWO);       //Channel A and Channel B are both active.
    CSL_FINST(temp_reg, UPP_UPCTL_MODE, DUPLEX0);  //Channel B transmit Channel A receive

    upp_reg_hdl->UPCTL = temp_reg;

2 M4 H) \; J$ }$ a    temp_reg = 0;   

    // Channel A params
    //CSL_FINST(temp_reg, UPP_UPICR_TRISA, ENABLE);  //Channel A data pins are in a high-impedance state while idle
8 r2 |; p; ^1 Y, r0 Z0 W3 h    //CSL_FINS(temp_reg, UPP_UPICR_CLKDIVA, UPP_CLOCK_DIV); //Clock divisor
$ ]! ^# ]+ l) l1 O( R6 o    CSL_FINST(temp_reg, UPP_UPICR_STARTA, ENABLE); //Channel A START Signal Enable.
    CSL_FINST(temp_reg, UPP_UPICR_ENAA, ENABLE);   //Channel A ENABLE Signal Enable
/ @* b+ \! t$ u6 i1 e! H$ M7 P
    // Channel B params
% ]$ o9 ]5 ~, J5 k. x; v# E    CSL_FINS(temp_reg, UPP_UPICR_CLKDIVB, UPP_CLOCK_DIV);
    CSL_FINST(temp_reg, UPP_UPICR_STARTB, ENABLE); //Channel B START Signal Enable.
    CSL_FINST(temp_reg, UPP_UPICR_ENAB, ENABLE);  //Channel B ENABLE Signal Enable
( H# |3 |/ o. t4 b
" i! Q9 c5 W! f" J# a- d8 `& D    upp_reg_hdl->UPICR = temp_reg;

8 S2 H: A" U/ U    //temp_reg = 0;
( S, s+ i" X- F+ _
, ?% \: s# k, z& O    //CSL_FINS(temp_reg, UPP_UPIVR_VALB, 0x7b7b);   //Channel B idle value
+ U' z- s# O: x7 i6 h    //CSL_FINS(temp_reg, UPP_UPIVR_VALA, 0x7f7f);   //Channel A idle value
- q" X: x0 U8 C( ]! I) S
. x0 D  T' S4 A- c* I    //upp_reg_hdl->UPIVR = temp_reg;

/ _5 |- ?8 ~! j4 h2 V' w    //temp_reg = 0;

8 {# p" K2 z9 Y  Z    //CSL_FINST(temp_reg, UPP_UPTCR_RDSIZEI, 256B);  //set 256B DMA I
) F" k: d$ v5 }7 [$ H# z5 |: R    //upp_reg_hdl->UPTCR = temp_reg;
. |" ]9 @$ u3 t# ^
, v7 V. J- T" I. \  v6 m    //temp_reg = 0;
! f" W- Q: u, R2 ]3 M    //CSL_FINST(temp_reg, UPP_UPDLB_BA, ENABLE);  //B to A loopback mode enable
5 f0 m4 @/ S* g! \. L5 D    //upp_reg_hdl->UPDLB = temp_reg;
" B9 c$ f( K; ]6 O" l% u4 V: a% s; K
}