关于UPP速度问题

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      小弟最近在用138的UPP跟FPGA通信，使用的是8位数据线宽，单速率模式，每1ms从FPGA端发送2K左右字节的数据，DSP端接收数据，每次写完DMA的三个寄存器后直到DMA传输完成，接收这2KBytes需要的时间竟然用了1.7ms左右，不知道为什么会这么慢？FPGA发送的时钟为20MHZ。请问DSP的UPP侧不是不每次收到FPGA发的start信号，才开始接收数据呢？

weibo1988821

你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

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weibo1988821 发表于 2015-5-14 19:40
你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了，呵呵，大侠，如果要用32K 的L2 Cache存UPP接收数据的话，应该怎么用啊？

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weibo1988821 发表于 2015-5-14 19:40
0 ^' \+ `, `! ]5 f你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了，呵呵，大侠，如果要用32K 的L2 Cache存UPP接收数据的话，应该怎么用啊？

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weibo1988821 发表于 2015-5-14 19:40
3 o, N( ^4 U$ B& A3 S! Q5 u你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

% u. [5 D. Q5 G1 z! n& G- D' o7 `# u数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了，呵呵，大侠，如果要用32K 的L2 Cache存UPP接收数据的话，应该怎么用啊？

weibo1988821

378087736 发表于 2015-5-15 11:34
- p1 ^2 r2 a( o4 i1 @数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了 ...

' L+ t9 {7 o* U* _DDR存储数据慢是必然的，L2不用开缓存使用，直接使用就行，把你的接收数组放在L2区即可

叶子wy

weibo1988821 发表于 2015-5-15 15:19
DDR存储数据慢是必然的，L2不用开缓存使用，直接使用就行，把你的接收数组放在L2区即可 ...

你好，”接收数组放在L2区“语句怎样实现？

zhuma

l楼主你好，我最近也在做FPGA与DSP之间的图像数据的传输，我想请教一下，请问这个CLOCK START ENABLE 配置是怎么样弄得，我研究了创龙给的事例程序，感觉没有在里面找到关于这几个信号的配置信息，楼主能不能指点一下？

Lewis

CLOCK需要配置频率，START和ENABLE配置使能或者禁用，还有极性

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zhuma 发表于 2015-9-11 09:54
l楼主你好，我最近也在做FPGA与DSP之间的图像数据的传输，我想请教一下，请问这个CLOCK START ENABLE 配置 ...

寄存器初始化那里就给出来了啊，如果DSP要发数据给FPGA, 那么CLOCK是由DSP去控制的，如果DSP要接收FPGA的数据，则CLOCK是由FPGA控制的，START跟ENABLE信号是用来控制发送使能的。这是我的初始化配置（我是用8位宽度通信的，对于DSP来说，B是发送，A是接收）：
static void UPPInit(void)
{
) R1 c9 |6 g/ }# O+ L- A! s/ O, d    unsigned int temp_reg = 0;

    // Channel B params
4 ]' l1 Z9 j- `2 C8 h0 F    CSL_FINST(temp_reg, UPP_UPCTL_DPFB, LJZF);     //Left-justified, zero filled
; n1 {8 Q% a/ B& v. N6 [    CSL_FINST(temp_reg, UPP_UPCTL_IWB, 8BIT);      //8-bit interface
    CSL_FINST(temp_reg, UPP_UPCTL_DPWB, FULL);     //Channel B bit width = 8
    CSL_FINST(temp_reg, UPP_UPCTL_DRB, SINGLE);    //Single data rate

    // Channel A params
    CSL_FINST(temp_reg, UPP_UPCTL_DPFA, LJZF);     //Left-justified, zero filled
    CSL_FINST(temp_reg, UPP_UPCTL_IWA, 8BIT);      //8-bit interface
  Q6 H' H* S0 p    CSL_FINST(temp_reg, UPP_UPCTL_DPWA, FULL);     //Channel A bit width = 8
    CSL_FINST(temp_reg, UPP_UPCTL_DRA, SINGLE);    //Single data rate

+ Z. E9 \8 `+ s0 I' W+ g    CSL_FINST(temp_reg, UPP_UPCTL_CHN, TWO);       //Channel A and Channel B are both active.
    CSL_FINST(temp_reg, UPP_UPCTL_MODE, DUPLEX0);  //Channel B transmit Channel A receive
; r( N) e- G: B* v7 \2 G) u
! j2 o6 g/ {. A( s3 r    upp_reg_hdl->UPCTL = temp_reg;
1 F: k$ }1 O, n9 D
7 D. C8 `7 T+ v9 j- f# M- n7 B" G6 y) g    temp_reg = 0;   

    // Channel A params
    //CSL_FINST(temp_reg, UPP_UPICR_TRISA, ENABLE);  //Channel A data pins are in a high-impedance state while idle
    //CSL_FINS(temp_reg, UPP_UPICR_CLKDIVA, UPP_CLOCK_DIV); //Clock divisor
    CSL_FINST(temp_reg, UPP_UPICR_STARTA, ENABLE); //Channel A START Signal Enable.
    CSL_FINST(temp_reg, UPP_UPICR_ENAA, ENABLE);   //Channel A ENABLE Signal Enable
' Z9 \& s2 E: b' ~. }: S) A7 q
/ C1 S. [8 B4 b) @$ T+ T: }    // Channel B params
3 a  K  |2 U2 Y    CSL_FINS(temp_reg, UPP_UPICR_CLKDIVB, UPP_CLOCK_DIV);
    CSL_FINST(temp_reg, UPP_UPICR_STARTB, ENABLE); //Channel B START Signal Enable.
/ r: W: h. m* w9 J" R    CSL_FINST(temp_reg, UPP_UPICR_ENAB, ENABLE);  //Channel B ENABLE Signal Enable
, k4 G, F( [0 ~/ i' e( E8 N/ I$ u! `
    upp_reg_hdl->UPICR = temp_reg;
, o8 Z; S) a* D8 b
  [: x; n/ {( E1 I  h6 A; t  V6 x    //temp_reg = 0;
7 n6 M3 B$ R% s% H
    //CSL_FINS(temp_reg, UPP_UPIVR_VALB, 0x7b7b);   //Channel B idle value
" g7 B. T7 O! p" b; [: b    //CSL_FINS(temp_reg, UPP_UPIVR_VALA, 0x7f7f);   //Channel A idle value
4 h3 A: v5 Z2 ^$ v# ^0 s! q; F. A
    //upp_reg_hdl->UPIVR = temp_reg;
2 h/ ~2 a8 N) m3 x) P+ Z7 b; {6 ~
    //temp_reg = 0;
+ i- f- H2 R& P/ ~, F1 K( ]
" ?0 m. F8 C# V    //CSL_FINST(temp_reg, UPP_UPTCR_RDSIZEI, 256B);  //set 256B DMA I
& ^* m, y3 ?; z    //upp_reg_hdl->UPTCR = temp_reg;
- x( b3 S) r" Y+ X
0 x6 M! b$ c6 Z$ s7 Q    //temp_reg = 0;
0 }: o$ G1 ~/ T0 ]! v$ z" A4 p    //CSL_FINST(temp_reg, UPP_UPDLB_BA, ENABLE);  //B to A loopback mode enable
) X$ ?$ c! ]8 p$ X6 O! r0 i0 A5 q  z    //upp_reg_hdl->UPDLB = temp_reg;
# [/ i. H! }' V# s* S/ H
/ I; z2 s/ [+ n; R6 U2 ^5 V}