关于UPP速度问题

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      小弟最近在用138的UPP跟FPGA通信，使用的是8位数据线宽，单速率模式，每1ms从FPGA端发送2K左右字节的数据，DSP端接收数据，每次写完DMA的三个寄存器后直到DMA传输完成，接收这2KBytes需要的时间竟然用了1.7ms左右，不知道为什么会这么慢？FPGA发送的时钟为20MHZ。请问DSP的UPP侧不是不每次收到FPGA发的start信号，才开始接收数据呢？

weibo1988821

你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

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weibo1988821 发表于 2015-5-14 19:40
% }) y$ y; _6 x: w你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了，呵呵，大侠，如果要用32K 的L2 Cache存UPP接收数据的话，应该怎么用啊？

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weibo1988821 发表于 2015-5-14 19:40
. X' ]* ]6 r* K9 V7 h, K1 v你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了，呵呵，大侠，如果要用32K 的L2 Cache存UPP接收数据的话，应该怎么用啊？

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weibo1988821 发表于 2015-5-14 19:40
你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

( k8 s" J; G  e& i8 \) m数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了，呵呵，大侠，如果要用32K 的L2 Cache存UPP接收数据的话，应该怎么用啊？

weibo1988821

378087736 发表于 2015-5-15 11:34
数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了 ...

* a2 S( h+ {2 _- M2 x8 b9 E. \DDR存储数据慢是必然的，L2不用开缓存使用，直接使用就行，把你的接收数组放在L2区即可

叶子wy

weibo1988821 发表于 2015-5-15 15:19
DDR存储数据慢是必然的，L2不用开缓存使用，直接使用就行，把你的接收数组放在L2区即可 ...

你好，”接收数组放在L2区“语句怎样实现？

zhuma

l楼主你好，我最近也在做FPGA与DSP之间的图像数据的传输，我想请教一下，请问这个CLOCK START ENABLE 配置是怎么样弄得，我研究了创龙给的事例程序，感觉没有在里面找到关于这几个信号的配置信息，楼主能不能指点一下？

Lewis

CLOCK需要配置频率，START和ENABLE配置使能或者禁用，还有极性

378087736

zhuma 发表于 2015-9-11 09:54
) |; q) T- G8 c: x8 Rl楼主你好，我最近也在做FPGA与DSP之间的图像数据的传输，我想请教一下，请问这个CLOCK START ENABLE 配置 ...

0 U- ]  D# V5 x: S2 Q) b- U# c4 `寄存器初始化那里就给出来了啊，如果DSP要发数据给FPGA, 那么CLOCK是由DSP去控制的，如果DSP要接收FPGA的数据，则CLOCK是由FPGA控制的，START跟ENABLE信号是用来控制发送使能的。这是我的初始化配置（我是用8位宽度通信的，对于DSP来说，B是发送，A是接收）：
: b' |4 i1 H/ M7 q# d' T% {static void UPPInit(void)
1 P  q! E8 X6 H, W5 y! }{
- T4 D' L9 i) H0 e" s    unsigned int temp_reg = 0;
! g% T" G+ ?; k- t5 w( T5 L
    // Channel B params
* h( V0 W' b  G- F    CSL_FINST(temp_reg, UPP_UPCTL_DPFB, LJZF);     //Left-justified, zero filled
! r) E8 |* ^2 B3 W5 h1 _    CSL_FINST(temp_reg, UPP_UPCTL_IWB, 8BIT);      //8-bit interface
    CSL_FINST(temp_reg, UPP_UPCTL_DPWB, FULL);     //Channel B bit width = 8
    CSL_FINST(temp_reg, UPP_UPCTL_DRB, SINGLE);    //Single data rate
4 N# U0 O0 ?) f& J
# y5 S; Q  \: \+ W5 A  }, b    // Channel A params
  l5 }9 H. @3 ^6 j    CSL_FINST(temp_reg, UPP_UPCTL_DPFA, LJZF);     //Left-justified, zero filled
    CSL_FINST(temp_reg, UPP_UPCTL_IWA, 8BIT);      //8-bit interface
    CSL_FINST(temp_reg, UPP_UPCTL_DPWA, FULL);     //Channel A bit width = 8
) v8 I0 [7 _3 u  x3 f; P    CSL_FINST(temp_reg, UPP_UPCTL_DRA, SINGLE);    //Single data rate
7 }+ F3 V4 h3 Y& q3 J3 r
    CSL_FINST(temp_reg, UPP_UPCTL_CHN, TWO);       //Channel A and Channel B are both active.
4 B& J6 ?2 E5 P5 n; s. w$ I  B( H    CSL_FINST(temp_reg, UPP_UPCTL_MODE, DUPLEX0);  //Channel B transmit Channel A receive
+ G2 r, s' S* l5 Z
    upp_reg_hdl->UPCTL = temp_reg;

    temp_reg = 0;   
8 A  q7 F3 N3 [4 `
: y4 F6 }! H- g/ N+ W8 ]9 ?, H    // Channel A params
    //CSL_FINST(temp_reg, UPP_UPICR_TRISA, ENABLE);  //Channel A data pins are in a high-impedance state while idle
    //CSL_FINS(temp_reg, UPP_UPICR_CLKDIVA, UPP_CLOCK_DIV); //Clock divisor
5 G0 D# m! M7 D' O0 H8 q    CSL_FINST(temp_reg, UPP_UPICR_STARTA, ENABLE); //Channel A START Signal Enable.
) T7 e' E1 e0 A7 W/ n$ ]" ^6 [    CSL_FINST(temp_reg, UPP_UPICR_ENAA, ENABLE);   //Channel A ENABLE Signal Enable
1 @( R+ W* ^" R$ a+ t/ Z
# ?5 V4 d4 U' M& W% n    // Channel B params
5 o8 z" A; b# j+ P/ q3 p$ ~    CSL_FINS(temp_reg, UPP_UPICR_CLKDIVB, UPP_CLOCK_DIV);
    CSL_FINST(temp_reg, UPP_UPICR_STARTB, ENABLE); //Channel B START Signal Enable.
    CSL_FINST(temp_reg, UPP_UPICR_ENAB, ENABLE);  //Channel B ENABLE Signal Enable

    upp_reg_hdl->UPICR = temp_reg;
9 U( A8 m) K! h
    //temp_reg = 0;

' r" `2 y- u3 g, L% a& A- F    //CSL_FINS(temp_reg, UPP_UPIVR_VALB, 0x7b7b);   //Channel B idle value
5 n! C: c4 r4 k5 G( @+ J0 R    //CSL_FINS(temp_reg, UPP_UPIVR_VALA, 0x7f7f);   //Channel A idle value

    //upp_reg_hdl->UPIVR = temp_reg;

4 j3 r5 i! n6 I( K6 n+ ^    //temp_reg = 0;

' a5 W( q" T' _5 _; |' G1 J    //CSL_FINST(temp_reg, UPP_UPTCR_RDSIZEI, 256B);  //set 256B DMA I
    //upp_reg_hdl->UPTCR = temp_reg;

    //temp_reg = 0;
/ D7 }+ v9 n  q    //CSL_FINST(temp_reg, UPP_UPDLB_BA, ENABLE);  //B to A loopback mode enable
. {1 d% O/ @* Q( x$ N( @    //upp_reg_hdl->UPDLB = temp_reg;
1 Y# ?) g. n1 J9 K4 C3 L1 V! e/ f
}