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zhuma 发表于 2015-9-11 09:54
& F; Y- b2 u9 [& I; q$ e0 Y0 [" Z% fl楼主你好，我最近也在做FPGA与DSP之间的图像数据的传输，我想请教一下，请问这个CLOCK START ENABLE 配置 ...
0 i" d3 l" ~* G% H寄存器初始化那里就给出来了啊，如果DSP要发数据给FPGA, 那么CLOCK是由DSP去控制的，如果DSP要接收FPGA的数据，则CLOCK是由FPGA控制的，START跟ENABLE信号是用来控制发送使能的。这是我的初始化配置（我是用8位宽度通信的，对于DSP来说，B是发送，A是接收）：
0 {: V/ X2 i/ e$ G; Xstatic void UPPInit(void)
" e$ f" p+ d( H! N f7 h- Y{
% e! C6 P9 q9 O0 a* a7 N5 M* { unsigned int temp_reg = 0;
1 g# r' U9 a8 \5 T4 L4 p9 N& t1 C3 v& V2 G
// Channel B params
7 E/ F2 K2 v& m& t2 |- q9 D# i CSL_FINST(temp_reg, UPP_UPCTL_DPFB, LJZF); //Left-justified, zero filled0 E+ E1 p6 ?" U8 R- M) X7 q
CSL_FINST(temp_reg, UPP_UPCTL_IWB, 8BIT); //8-bit interface
, b- M) A1 \4 U0 m ^ CSL_FINST(temp_reg, UPP_UPCTL_DPWB, FULL); //Channel B bit width = 8: k) f5 i0 Z D4 @# m& q" B1 S
CSL_FINST(temp_reg, UPP_UPCTL_DRB, SINGLE); //Single data rate
* R+ l Y# [2 G7 w
' p+ V" z2 W/ O1 x0 j // Channel A params7 e- P7 e+ C' K" }2 }! _0 s
CSL_FINST(temp_reg, UPP_UPCTL_DPFA, LJZF); //Left-justified, zero filled' M2 x$ I$ U0 ~
CSL_FINST(temp_reg, UPP_UPCTL_IWA, 8BIT); //8-bit interface
; M* _ e% e4 |% H! G CSL_FINST(temp_reg, UPP_UPCTL_DPWA, FULL); //Channel A bit width = 8. }9 `8 u" g2 \. O( _# ~# h
CSL_FINST(temp_reg, UPP_UPCTL_DRA, SINGLE); //Single data rate
l/ c2 D& j b- z% Y/ l1 a' B8 Q7 z% o/ D2 B
CSL_FINST(temp_reg, UPP_UPCTL_CHN, TWO); //Channel A and Channel B are both active.
% @: S; g3 K4 h CSL_FINST(temp_reg, UPP_UPCTL_MODE, DUPLEX0); //Channel B transmit Channel A receive
N* {# X- F1 m! h6 ~# {4 L$ _* k: R: X0 e" Y4 O& ~5 W; G! R
upp_reg_hdl->UPCTL = temp_reg;
. x- E7 t- a3 E1 H1 ?1 A6 N" s4 v4 J5 e9 w8 u& l% _2 M2 Y' M
temp_reg = 0;
& {9 i6 m5 l' j: @ O0 i( T: j3 G, x5 L
// Channel A params; n) K( ^& f$ P5 Z: u8 Y
//CSL_FINST(temp_reg, UPP_UPICR_TRISA, ENABLE); //Channel A data pins are in a high-impedance state while idle
4 {: Y# d8 V# D9 z //CSL_FINS(temp_reg, UPP_UPICR_CLKDIVA, UPP_CLOCK_DIV); //Clock divisor6 v0 ~9 t ^4 _2 _% F
CSL_FINST(temp_reg, UPP_UPICR_STARTA, ENABLE); //Channel A START Signal Enable.
, m+ I8 P! q2 P/ _! ]$ a+ O CSL_FINST(temp_reg, UPP_UPICR_ENAA, ENABLE); //Channel A ENABLE Signal Enable
0 C3 B& v4 V7 x3 s- j
) Y( Y* h! Q6 o) Z! G // Channel B params
: p. t8 J/ D1 U; k) N CSL_FINS(temp_reg, UPP_UPICR_CLKDIVB, UPP_CLOCK_DIV);
- j8 w2 I1 @: ^+ X CSL_FINST(temp_reg, UPP_UPICR_STARTB, ENABLE); //Channel B START Signal Enable.
0 n) Y' }5 S8 C$ A) x! X$ ?" `8 Y CSL_FINST(temp_reg, UPP_UPICR_ENAB, ENABLE); //Channel B ENABLE Signal Enable
" I$ v$ |7 D# ^# d L: P! Q
$ Y5 R0 ?8 T) `' B% C7 ?- j upp_reg_hdl->UPICR = temp_reg;) w6 ]! N2 z% l. d# ~0 w8 ?+ W8 d
3 }1 i4 ^' n3 a# d {5 W //temp_reg = 0;
3 I) D& J- r0 s) x
4 R& {# p5 j# F: {6 ]. g( R9 W1 k //CSL_FINS(temp_reg, UPP_UPIVR_VALB, 0x7b7b); //Channel B idle value' ` ^! M6 r$ y; A) K- A' |
//CSL_FINS(temp_reg, UPP_UPIVR_VALA, 0x7f7f); //Channel A idle value
?# S9 Q, ]& `. |( N5 ]2 O: Q- u% }8 ?' z) u, P3 q9 K& v# y- E
//upp_reg_hdl->UPIVR = temp_reg;5 r U5 C4 \! W5 H4 J! W" @) S& u
9 t# n/ }" o2 j3 i9 s. m
//temp_reg = 0;
. C1 Q- U `3 `+ u* r B2 s. o3 w7 j4 m* O! y9 l: I, |
//CSL_FINST(temp_reg, UPP_UPTCR_RDSIZEI, 256B); //set 256B DMA I 2 h, n6 T) K8 \$ A* V3 Q
//upp_reg_hdl->UPTCR = temp_reg;7 L+ R% n1 c9 E
, f9 x4 L' D, f2 l7 r) J
//temp_reg = 0;" a7 G% Q( D4 t) ]: I: m8 `5 P
//CSL_FINST(temp_reg, UPP_UPDLB_BA, ENABLE); //B to A loopback mode enable# ]' t @+ K0 G( i @8 Y9 A- t
//upp_reg_hdl->UPDLB = temp_reg;
) e" t0 h! j6 h! s& J, n7 J , u* S4 ^9 v Y* t0 K& W8 e. J
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发表于 2015-5-14 19:31:54
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发表于 2015-5-14 19:40:04
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