关于UPP速度问题

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      小弟最近在用138的UPP跟FPGA通信，使用的是8位数据线宽，单速率模式，每1ms从FPGA端发送2K左右字节的数据，DSP端接收数据，每次写完DMA的三个寄存器后直到DMA传输完成，接收这2KBytes需要的时间竟然用了1.7ms左右，不知道为什么会这么慢？FPGA发送的时钟为20MHZ。请问DSP的UPP侧不是不每次收到FPGA发的start信号，才开始接收数据呢？

weibo1988821

你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

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weibo1988821 发表于 2015-5-14 19:40
你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

8 h& e- Q, F5 e" J+ z  x, ?数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了，呵呵，大侠，如果要用32K 的L2 Cache存UPP接收数据的话，应该怎么用啊？

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weibo1988821 发表于 2015-5-14 19:40
你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

& u  T1 u8 N) \% O3 B数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了，呵呵，大侠，如果要用32K 的L2 Cache存UPP接收数据的话，应该怎么用啊？

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weibo1988821 发表于 2015-5-14 19:40
你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了，呵呵，大侠，如果要用32K 的L2 Cache存UPP接收数据的话，应该怎么用啊？

weibo1988821

378087736 发表于 2015-5-15 11:34
数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了 ...

3 m& ?2 G. F4 H; Z3 `" {DDR存储数据慢是必然的，L2不用开缓存使用，直接使用就行，把你的接收数组放在L2区即可

叶子wy

weibo1988821 发表于 2015-5-15 15:19
8 b' M9 ~# [4 |6 p5 @; V! X0 c2 G0 i  eDDR存储数据慢是必然的，L2不用开缓存使用，直接使用就行，把你的接收数组放在L2区即可 ...

2 q3 W8 A5 R$ O1 l你好，”接收数组放在L2区“语句怎样实现？

zhuma

l楼主你好，我最近也在做FPGA与DSP之间的图像数据的传输，我想请教一下，请问这个CLOCK START ENABLE 配置是怎么样弄得，我研究了创龙给的事例程序，感觉没有在里面找到关于这几个信号的配置信息，楼主能不能指点一下？

Lewis

CLOCK需要配置频率，START和ENABLE配置使能或者禁用，还有极性

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zhuma 发表于 2015-9-11 09:54
2 j+ Q( K  `7 Hl楼主你好，我最近也在做FPGA与DSP之间的图像数据的传输，我想请教一下，请问这个CLOCK START ENABLE 配置 ...

寄存器初始化那里就给出来了啊，如果DSP要发数据给FPGA, 那么CLOCK是由DSP去控制的，如果DSP要接收FPGA的数据，则CLOCK是由FPGA控制的，START跟ENABLE信号是用来控制发送使能的。这是我的初始化配置（我是用8位宽度通信的，对于DSP来说，B是发送，A是接收）：
2 E! Q4 s. _& n0 L8 r' hstatic void UPPInit(void)
{
! \! s+ e5 P7 T8 n6 f9 d" \    unsigned int temp_reg = 0;
3 T4 @4 t. ?+ N
) @# |; K4 J. k* y2 `8 [$ `( @    // Channel B params
5 Y. a% g  S3 L% x2 d, T    CSL_FINST(temp_reg, UPP_UPCTL_DPFB, LJZF);     //Left-justified, zero filled
. I0 U# Y) ?) H    CSL_FINST(temp_reg, UPP_UPCTL_IWB, 8BIT);      //8-bit interface
6 s* r. T& D3 {4 |    CSL_FINST(temp_reg, UPP_UPCTL_DPWB, FULL);     //Channel B bit width = 8
. i: G6 V2 P, I7 |( t' u# l    CSL_FINST(temp_reg, UPP_UPCTL_DRB, SINGLE);    //Single data rate

) @" H( q9 Q4 n0 R  ]7 L    // Channel A params
    CSL_FINST(temp_reg, UPP_UPCTL_DPFA, LJZF);     //Left-justified, zero filled
    CSL_FINST(temp_reg, UPP_UPCTL_IWA, 8BIT);      //8-bit interface
! s0 A% h. h# A7 I  a, V    CSL_FINST(temp_reg, UPP_UPCTL_DPWA, FULL);     //Channel A bit width = 8
    CSL_FINST(temp_reg, UPP_UPCTL_DRA, SINGLE);    //Single data rate

    CSL_FINST(temp_reg, UPP_UPCTL_CHN, TWO);       //Channel A and Channel B are both active.
    CSL_FINST(temp_reg, UPP_UPCTL_MODE, DUPLEX0);  //Channel B transmit Channel A receive
# M/ ~6 j+ G( [7 ?9 E7 `6 f
    upp_reg_hdl->UPCTL = temp_reg;

/ Y8 H* B" {8 s( Z    temp_reg = 0;   
- u: g. K! a+ c( p* Q" b. A+ [7 I$ P
    // Channel A params
/ h  n$ L) M& d. F$ H0 Q    //CSL_FINST(temp_reg, UPP_UPICR_TRISA, ENABLE);  //Channel A data pins are in a high-impedance state while idle
) S2 X5 v7 J/ b9 ]0 j2 }    //CSL_FINS(temp_reg, UPP_UPICR_CLKDIVA, UPP_CLOCK_DIV); //Clock divisor
, Y( o- ~$ }4 v8 _2 k    CSL_FINST(temp_reg, UPP_UPICR_STARTA, ENABLE); //Channel A START Signal Enable.
" k. `* O+ Z% l2 o! \2 y0 z$ ?    CSL_FINST(temp_reg, UPP_UPICR_ENAA, ENABLE);   //Channel A ENABLE Signal Enable

6 v$ I$ z" E  o# H    // Channel B params
2 p) T1 P1 x5 O: ~: Z/ [/ P, z    CSL_FINS(temp_reg, UPP_UPICR_CLKDIVB, UPP_CLOCK_DIV);
    CSL_FINST(temp_reg, UPP_UPICR_STARTB, ENABLE); //Channel B START Signal Enable.
- ^: F- o1 F1 _4 L    CSL_FINST(temp_reg, UPP_UPICR_ENAB, ENABLE);  //Channel B ENABLE Signal Enable

* b: r% Y7 k/ P7 ?0 T3 S. W" I    upp_reg_hdl->UPICR = temp_reg;

6 k4 e& `  l3 [9 c. ~. P    //temp_reg = 0;

    //CSL_FINS(temp_reg, UPP_UPIVR_VALB, 0x7b7b);   //Channel B idle value
1 I" w4 d, ^/ B8 y) O. Z% c    //CSL_FINS(temp_reg, UPP_UPIVR_VALA, 0x7f7f);   //Channel A idle value

  I" y7 x3 m2 B+ _4 {- ?* m* `    //upp_reg_hdl->UPIVR = temp_reg;
$ _* k. Y) ?# `3 ?5 v7 o6 z
4 g! ^7 P3 n" G6 ~  a8 _0 |7 ^    //temp_reg = 0;

    //CSL_FINST(temp_reg, UPP_UPTCR_RDSIZEI, 256B);  //set 256B DMA I
0 J; U- q6 G; F+ h8 F. ^    //upp_reg_hdl->UPTCR = temp_reg;
. a& G# }; o% a, G1 s$ z
    //temp_reg = 0;
    //CSL_FINST(temp_reg, UPP_UPDLB_BA, ENABLE);  //B to A loopback mode enable
- z; C0 i+ M1 n    //upp_reg_hdl->UPDLB = temp_reg;
1 Q/ l5 H1 `% t$ v' t$ K- t
+ W1 p; Y/ C, c0 ^1 L5 z* @# o! t}