关于UPP速度问题

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      小弟最近在用138的UPP跟FPGA通信，使用的是8位数据线宽，单速率模式，每1ms从FPGA端发送2K左右字节的数据，DSP端接收数据，每次写完DMA的三个寄存器后直到DMA传输完成，接收这2KBytes需要的时间竟然用了1.7ms左右，不知道为什么会这么慢？FPGA发送的时钟为20MHZ。请问DSP的UPP侧不是不每次收到FPGA发的start信号，才开始接收数据呢？
! |- c4 }: E0 t* y& }

weibo1988821

你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

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weibo1988821 发表于 2015-5-14 19:40
你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

% K5 F; ?! d& G+ K  a数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了，呵呵，大侠，如果要用32K 的L2 Cache存UPP接收数据的话，应该怎么用啊？

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weibo1988821 发表于 2015-5-14 19:40
你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了，呵呵，大侠，如果要用32K 的L2 Cache存UPP接收数据的话，应该怎么用啊？

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weibo1988821 发表于 2015-5-14 19:40
' @0 t, A4 Y4 [- n. `7 O6 b你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

$ b9 g0 M9 @' @  v$ [数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了，呵呵，大侠，如果要用32K 的L2 Cache存UPP接收数据的话，应该怎么用啊？

weibo1988821

378087736 发表于 2015-5-15 11:34
& h. F7 ]6 w& f! X, L1 B数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了 ...

DDR存储数据慢是必然的，L2不用开缓存使用，直接使用就行，把你的接收数组放在L2区即可

叶子wy

weibo1988821 发表于 2015-5-15 15:19
DDR存储数据慢是必然的，L2不用开缓存使用，直接使用就行，把你的接收数组放在L2区即可 ...

你好，”接收数组放在L2区“语句怎样实现？

zhuma

l楼主你好，我最近也在做FPGA与DSP之间的图像数据的传输，我想请教一下，请问这个CLOCK START ENABLE 配置是怎么样弄得，我研究了创龙给的事例程序，感觉没有在里面找到关于这几个信号的配置信息，楼主能不能指点一下？

Lewis

CLOCK需要配置频率，START和ENABLE配置使能或者禁用，还有极性

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zhuma 发表于 2015-9-11 09:54
l楼主你好，我最近也在做FPGA与DSP之间的图像数据的传输，我想请教一下，请问这个CLOCK START ENABLE 配置 ...

6 Z, f! o; [" w" b  |! b! x' m寄存器初始化那里就给出来了啊，如果DSP要发数据给FPGA, 那么CLOCK是由DSP去控制的，如果DSP要接收FPGA的数据，则CLOCK是由FPGA控制的，START跟ENABLE信号是用来控制发送使能的。这是我的初始化配置（我是用8位宽度通信的，对于DSP来说，B是发送，A是接收）：
! h2 K+ f6 L  Tstatic void UPPInit(void)
{
" Z  O" E) a- H/ p5 O5 y% A8 [3 @    unsigned int temp_reg = 0;
4 a+ u4 {- g( ^- L  ^6 H
    // Channel B params
' f7 _, `4 v" t' ]/ J4 O/ {: j    CSL_FINST(temp_reg, UPP_UPCTL_DPFB, LJZF);     //Left-justified, zero filled
    CSL_FINST(temp_reg, UPP_UPCTL_IWB, 8BIT);      //8-bit interface
    CSL_FINST(temp_reg, UPP_UPCTL_DPWB, FULL);     //Channel B bit width = 8
9 ~: J$ ]/ i  D  I    CSL_FINST(temp_reg, UPP_UPCTL_DRB, SINGLE);    //Single data rate
1 m2 {( K0 W5 d# X( j' H6 f8 l
    // Channel A params
    CSL_FINST(temp_reg, UPP_UPCTL_DPFA, LJZF);     //Left-justified, zero filled
    CSL_FINST(temp_reg, UPP_UPCTL_IWA, 8BIT);      //8-bit interface
    CSL_FINST(temp_reg, UPP_UPCTL_DPWA, FULL);     //Channel A bit width = 8
( |* `& g( x! J( [  }0 v    CSL_FINST(temp_reg, UPP_UPCTL_DRA, SINGLE);    //Single data rate

. N, v9 A( j1 l/ f5 h$ H& f4 [    CSL_FINST(temp_reg, UPP_UPCTL_CHN, TWO);       //Channel A and Channel B are both active.
! K6 h* d, `, P5 b    CSL_FINST(temp_reg, UPP_UPCTL_MODE, DUPLEX0);  //Channel B transmit Channel A receive
, \6 T; f2 X8 B( A1 Z: ?- g$ m% ], c6 g
    upp_reg_hdl->UPCTL = temp_reg;

' m' M& ]/ l  A" r2 ]0 h, z1 F    temp_reg = 0;   
. g+ Y& K3 N' P1 L; K* d
    // Channel A params
+ Y( I4 E" N8 g/ N# v7 W4 @% _    //CSL_FINST(temp_reg, UPP_UPICR_TRISA, ENABLE);  //Channel A data pins are in a high-impedance state while idle
    //CSL_FINS(temp_reg, UPP_UPICR_CLKDIVA, UPP_CLOCK_DIV); //Clock divisor
: N3 ]/ {: `+ V" t$ m9 _    CSL_FINST(temp_reg, UPP_UPICR_STARTA, ENABLE); //Channel A START Signal Enable.
+ i" _$ J* w; ]7 W+ A    CSL_FINST(temp_reg, UPP_UPICR_ENAA, ENABLE);   //Channel A ENABLE Signal Enable
4 D' m3 q: v3 {" U
% I5 c# q5 z3 F4 Z3 l- `( x0 ?- u    // Channel B params
& V8 D( x9 ^/ q! {& Z6 D    CSL_FINS(temp_reg, UPP_UPICR_CLKDIVB, UPP_CLOCK_DIV);
' K6 w/ n  Z9 u" l    CSL_FINST(temp_reg, UPP_UPICR_STARTB, ENABLE); //Channel B START Signal Enable.
    CSL_FINST(temp_reg, UPP_UPICR_ENAB, ENABLE);  //Channel B ENABLE Signal Enable

. Z7 w, S2 b6 C7 I    upp_reg_hdl->UPICR = temp_reg;
* r7 x# L; J# x. c; u: R
) C. a5 `% C9 b6 W9 R    //temp_reg = 0;
  c0 o$ R+ d: E+ r$ ~
    //CSL_FINS(temp_reg, UPP_UPIVR_VALB, 0x7b7b);   //Channel B idle value
- \  u5 Q% Z8 o7 `5 w' y    //CSL_FINS(temp_reg, UPP_UPIVR_VALA, 0x7f7f);   //Channel A idle value
2 B* H; s( d) ?1 p/ a; b( J9 c) D# Z
8 k+ j) m6 k8 F4 |    //upp_reg_hdl->UPIVR = temp_reg;

0 [2 y" m7 f4 F0 @    //temp_reg = 0;

    //CSL_FINST(temp_reg, UPP_UPTCR_RDSIZEI, 256B);  //set 256B DMA I
9 t9 `2 m( \$ d  `3 e- F    //upp_reg_hdl->UPTCR = temp_reg;

- d* T  V8 C6 }# A+ t) Y' q# v$ `' A/ F    //temp_reg = 0;
/ O. u' {* H" y- N5 u9 u. J    //CSL_FINST(temp_reg, UPP_UPDLB_BA, ENABLE);  //B to A loopback mode enable
4 p4 a/ b* c- D# e8 B+ c    //upp_reg_hdl->UPDLB = temp_reg;

* o( K6 r2 H' |( ]* Q3 R3 D: _7 \}