关于UPP速度问题

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      小弟最近在用138的UPP跟FPGA通信，使用的是8位数据线宽，单速率模式，每1ms从FPGA端发送2K左右字节的数据，DSP端接收数据，每次写完DMA的三个寄存器后直到DMA传输完成，接收这2KBytes需要的时间竟然用了1.7ms左右，不知道为什么会这么慢？FPGA发送的时钟为20MHZ。请问DSP的UPP侧不是不每次收到FPGA发的start信号，才开始接收数据呢？
' _" `$ X! D3 C6 k0 x3 A! [

weibo1988821

你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

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weibo1988821 发表于 2015-5-14 19:40
- W% _4 \) t5 c) f& A# m% a你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了，呵呵，大侠，如果要用32K 的L2 Cache存UPP接收数据的话，应该怎么用啊？

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weibo1988821 发表于 2015-5-14 19:40
3 w1 r3 W6 _8 t# z+ [, @你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

7 i" R6 f" [. `4 O2 x5 Y& p- r数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了，呵呵，大侠，如果要用32K 的L2 Cache存UPP接收数据的话，应该怎么用啊？

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weibo1988821 发表于 2015-5-14 19:40
2 T, b1 j1 t7 ~# d你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了，呵呵，大侠，如果要用32K 的L2 Cache存UPP接收数据的话，应该怎么用啊？

weibo1988821

378087736 发表于 2015-5-15 11:34
数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了 ...

DDR存储数据慢是必然的，L2不用开缓存使用，直接使用就行，把你的接收数组放在L2区即可

叶子wy

weibo1988821 发表于 2015-5-15 15:19
DDR存储数据慢是必然的，L2不用开缓存使用，直接使用就行，把你的接收数组放在L2区即可 ...

6 k" Q* U, \/ h9 T/ ~$ R4 Y你好，”接收数组放在L2区“语句怎样实现？

zhuma

l楼主你好，我最近也在做FPGA与DSP之间的图像数据的传输，我想请教一下，请问这个CLOCK START ENABLE 配置是怎么样弄得，我研究了创龙给的事例程序，感觉没有在里面找到关于这几个信号的配置信息，楼主能不能指点一下？

Lewis

CLOCK需要配置频率，START和ENABLE配置使能或者禁用，还有极性

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zhuma 发表于 2015-9-11 09:54
8 a1 v" k, Z4 bl楼主你好，我最近也在做FPGA与DSP之间的图像数据的传输，我想请教一下，请问这个CLOCK START ENABLE 配置 ...

寄存器初始化那里就给出来了啊，如果DSP要发数据给FPGA, 那么CLOCK是由DSP去控制的，如果DSP要接收FPGA的数据，则CLOCK是由FPGA控制的，START跟ENABLE信号是用来控制发送使能的。这是我的初始化配置（我是用8位宽度通信的，对于DSP来说，B是发送，A是接收）：
static void UPPInit(void)
{
    unsigned int temp_reg = 0;
' o; a2 N. m2 s$ Y: E
3 g2 Q- m$ N, R! B) ]) P. ?3 d    // Channel B params
: b8 ~% @. h" T    CSL_FINST(temp_reg, UPP_UPCTL_DPFB, LJZF);     //Left-justified, zero filled
  S- u6 d9 d! V1 X6 A3 x) n) b    CSL_FINST(temp_reg, UPP_UPCTL_IWB, 8BIT);      //8-bit interface
5 H% w1 J% I- V    CSL_FINST(temp_reg, UPP_UPCTL_DPWB, FULL);     //Channel B bit width = 8
! {* s2 A) x0 z+ X' P6 n    CSL_FINST(temp_reg, UPP_UPCTL_DRB, SINGLE);    //Single data rate
2 L( s8 ~% i3 A- ~# A! x
4 R$ K' j& j" E: n# W+ p    // Channel A params
7 v4 c) o* X8 A% n7 p! P    CSL_FINST(temp_reg, UPP_UPCTL_DPFA, LJZF);     //Left-justified, zero filled
- `% n7 q# N2 O    CSL_FINST(temp_reg, UPP_UPCTL_IWA, 8BIT);      //8-bit interface
    CSL_FINST(temp_reg, UPP_UPCTL_DPWA, FULL);     //Channel A bit width = 8
    CSL_FINST(temp_reg, UPP_UPCTL_DRA, SINGLE);    //Single data rate

8 B7 U' c+ X6 X: f/ G8 _    CSL_FINST(temp_reg, UPP_UPCTL_CHN, TWO);       //Channel A and Channel B are both active.
: U" k) d$ ~4 R& c8 J) E    CSL_FINST(temp_reg, UPP_UPCTL_MODE, DUPLEX0);  //Channel B transmit Channel A receive

    upp_reg_hdl->UPCTL = temp_reg;
9 n, T! ~9 f/ [5 k
    temp_reg = 0;   

! G& `" @5 v( T2 d( `7 a    // Channel A params
; F& l7 R4 B  h0 e) z& P    //CSL_FINST(temp_reg, UPP_UPICR_TRISA, ENABLE);  //Channel A data pins are in a high-impedance state while idle
    //CSL_FINS(temp_reg, UPP_UPICR_CLKDIVA, UPP_CLOCK_DIV); //Clock divisor
    CSL_FINST(temp_reg, UPP_UPICR_STARTA, ENABLE); //Channel A START Signal Enable.
1 F) p& h' M& ]. a) z! H- p    CSL_FINST(temp_reg, UPP_UPICR_ENAA, ENABLE);   //Channel A ENABLE Signal Enable

    // Channel B params
    CSL_FINS(temp_reg, UPP_UPICR_CLKDIVB, UPP_CLOCK_DIV);
4 B" s# Y% S2 S/ C' _- [2 C4 A    CSL_FINST(temp_reg, UPP_UPICR_STARTB, ENABLE); //Channel B START Signal Enable.
  _/ V1 r/ f! t! Z2 u6 x    CSL_FINST(temp_reg, UPP_UPICR_ENAB, ENABLE);  //Channel B ENABLE Signal Enable

1 `# n0 A0 i' Z, [    upp_reg_hdl->UPICR = temp_reg;

$ C5 c  J- V$ J: @" h    //temp_reg = 0;
) R$ C3 \, l7 f( |2 \+ M
6 \, H) ^. [9 J$ R    //CSL_FINS(temp_reg, UPP_UPIVR_VALB, 0x7b7b);   //Channel B idle value
# t; l6 V& ]7 d    //CSL_FINS(temp_reg, UPP_UPIVR_VALA, 0x7f7f);   //Channel A idle value

/ k' Y/ w/ M$ T# Z6 K    //upp_reg_hdl->UPIVR = temp_reg;

, W' a( k# t( D) P    //temp_reg = 0;
' q) x! J5 J$ ~0 c- @" ~
1 p9 e) e  y: j' x) `0 \' r    //CSL_FINST(temp_reg, UPP_UPTCR_RDSIZEI, 256B);  //set 256B DMA I
+ C8 S& @- ~8 c- \* @" ]    //upp_reg_hdl->UPTCR = temp_reg;

7 C5 M6 A3 i: B    //temp_reg = 0;
    //CSL_FINST(temp_reg, UPP_UPDLB_BA, ENABLE);  //B to A loopback mode enable
+ n4 O& S" J9 [/ d; V( K; p& m  q% n# M    //upp_reg_hdl->UPDLB = temp_reg;

}