关于UPP速度问题

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      小弟最近在用138的UPP跟FPGA通信，使用的是8位数据线宽，单速率模式，每1ms从FPGA端发送2K左右字节的数据，DSP端接收数据，每次写完DMA的三个寄存器后直到DMA传输完成，接收这2KBytes需要的时间竟然用了1.7ms左右，不知道为什么会这么慢？FPGA发送的时钟为20MHZ。请问DSP的UPP侧不是不每次收到FPGA发的start信号，才开始接收数据呢？
  a' K( }( z1 y. o

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zhuma 发表于 2015-9-11 09:54
l楼主你好，我最近也在做FPGA与DSP之间的图像数据的传输，我想请教一下，请问这个CLOCK START ENABLE 配置 ...

1 x2 ]" u9 M' r( }; R寄存器初始化那里就给出来了啊，如果DSP要发数据给FPGA, 那么CLOCK是由DSP去控制的，如果DSP要接收FPGA的数据，则CLOCK是由FPGA控制的，START跟ENABLE信号是用来控制发送使能的。这是我的初始化配置（我是用8位宽度通信的，对于DSP来说，B是发送，A是接收）：
static void UPPInit(void)
/ U8 B; w5 ~7 o% C3 J{
! e3 P4 F+ g* }    unsigned int temp_reg = 0;
' X/ S5 `; c( W* E0 `# T& U( ~
    // Channel B params
, k' d1 i) T- ]! M: A0 x! N+ H, E    CSL_FINST(temp_reg, UPP_UPCTL_DPFB, LJZF);     //Left-justified, zero filled
! h6 f( W% S2 @! @2 Y    CSL_FINST(temp_reg, UPP_UPCTL_IWB, 8BIT);      //8-bit interface
    CSL_FINST(temp_reg, UPP_UPCTL_DPWB, FULL);     //Channel B bit width = 8
' N9 M" S0 h8 V, ^; ]  h: U) [    CSL_FINST(temp_reg, UPP_UPCTL_DRB, SINGLE);    //Single data rate
0 [; E  u. Q/ a! y4 q
  t- j0 b0 M- u    // Channel A params
# C" U' v! b# _5 {1 L/ `1 d# H( {, D    CSL_FINST(temp_reg, UPP_UPCTL_DPFA, LJZF);     //Left-justified, zero filled
    CSL_FINST(temp_reg, UPP_UPCTL_IWA, 8BIT);      //8-bit interface
$ k5 C* d, _  C1 k. q+ o4 _( r: I1 L1 y$ ^    CSL_FINST(temp_reg, UPP_UPCTL_DPWA, FULL);     //Channel A bit width = 8
    CSL_FINST(temp_reg, UPP_UPCTL_DRA, SINGLE);    //Single data rate
" w: `/ [7 {2 |! \9 R3 J
+ I/ H, M, g% g    CSL_FINST(temp_reg, UPP_UPCTL_CHN, TWO);       //Channel A and Channel B are both active.
    CSL_FINST(temp_reg, UPP_UPCTL_MODE, DUPLEX0);  //Channel B transmit Channel A receive

    upp_reg_hdl->UPCTL = temp_reg;

    temp_reg = 0;   
9 n& O9 c% j3 |
8 Y1 |; S! L0 A& R% v% c- a) y    // Channel A params
    //CSL_FINST(temp_reg, UPP_UPICR_TRISA, ENABLE);  //Channel A data pins are in a high-impedance state while idle
    //CSL_FINS(temp_reg, UPP_UPICR_CLKDIVA, UPP_CLOCK_DIV); //Clock divisor
    CSL_FINST(temp_reg, UPP_UPICR_STARTA, ENABLE); //Channel A START Signal Enable.
    CSL_FINST(temp_reg, UPP_UPICR_ENAA, ENABLE);   //Channel A ENABLE Signal Enable

    // Channel B params
* c, S' `+ ~# Q# G6 g) X" Y    CSL_FINS(temp_reg, UPP_UPICR_CLKDIVB, UPP_CLOCK_DIV);
    CSL_FINST(temp_reg, UPP_UPICR_STARTB, ENABLE); //Channel B START Signal Enable.
    CSL_FINST(temp_reg, UPP_UPICR_ENAB, ENABLE);  //Channel B ENABLE Signal Enable
7 Q3 j$ c/ t# I/ a3 {( o
    upp_reg_hdl->UPICR = temp_reg;

9 [( b+ p7 z4 L* O    //temp_reg = 0;

    //CSL_FINS(temp_reg, UPP_UPIVR_VALB, 0x7b7b);   //Channel B idle value
# {$ [3 j% g/ g( f$ a    //CSL_FINS(temp_reg, UPP_UPIVR_VALA, 0x7f7f);   //Channel A idle value

& k7 c: ?/ m- S6 z# h    //upp_reg_hdl->UPIVR = temp_reg;

, T" k2 j% t8 A! |    //temp_reg = 0;
* U$ S9 _8 `. y: [' P2 }
    //CSL_FINST(temp_reg, UPP_UPTCR_RDSIZEI, 256B);  //set 256B DMA I
+ p0 k' X* _: ?    //upp_reg_hdl->UPTCR = temp_reg;

+ M* @  F! z3 }6 X1 d- ]    //temp_reg = 0;
    //CSL_FINST(temp_reg, UPP_UPDLB_BA, ENABLE);  //B to A loopback mode enable
    //upp_reg_hdl->UPDLB = temp_reg;

}

Lewis

CLOCK需要配置频率，START和ENABLE配置使能或者禁用，还有极性

zhuma

l楼主你好，我最近也在做FPGA与DSP之间的图像数据的传输，我想请教一下，请问这个CLOCK START ENABLE 配置是怎么样弄得，我研究了创龙给的事例程序，感觉没有在里面找到关于这几个信号的配置信息，楼主能不能指点一下？

叶子wy

weibo1988821 发表于 2015-5-15 15:19
* E& W' c4 g0 |: B) k' [DDR存储数据慢是必然的，L2不用开缓存使用，直接使用就行，把你的接收数组放在L2区即可 ...

+ C) a* `. Q) v' H  E  x你好，”接收数组放在L2区“语句怎样实现？

weibo1988821

378087736 发表于 2015-5-15 11:34
数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了 ...

4 ~2 p( L2 F3 K( \  MDDR存储数据慢是必然的，L2不用开缓存使用，直接使用就行，把你的接收数组放在L2区即可

378087736

weibo1988821 发表于 2015-5-14 19:40
) k* `. N+ |; ^; ]3 @# d你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

+ E7 r& o: @" {& t数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了，呵呵，大侠，如果要用32K 的L2 Cache存UPP接收数据的话，应该怎么用啊？

378087736

weibo1988821 发表于 2015-5-14 19:40
2 r/ z% X3 S2 k  l! g# s1 A你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

) }" \; N0 X  b5 t7 l* a数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了，呵呵，大侠，如果要用32K 的L2 Cache存UPP接收数据的话，应该怎么用啊？

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weibo1988821 发表于 2015-5-14 19:40
0 d$ R7 o8 r, q; ?8 {你的数据是写入L2区还是DDR？DDR的数据读写是很慢的

- M+ o; P* N( ?  c' ?  w数据是写到DDR的呢，我在16M的DSP内存开了一段收UPP数据的，原因是DDR慢啊，我程序中实在是找不到原因了，呵呵，大侠，如果要用32K 的L2 Cache存UPP接收数据的话，应该怎么用啊？

weibo1988821

你的数据是写入L2区还是DDR？DDR的数据读写是很慢的