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) G$ [) I7 b4 H! L
寄存器初始化那里就给出来了啊，如果DSP要发数据给FPGA, 那么CLOCK是由DSP去控制的，如果DSP要接收FPGA的数据，则CLOCK是由FPGA控制的，START跟ENABLE信号是用来控制发送使能的。这是我的初始化配置（我是用8位宽度通信的，对于DSP来说，B是发送，A是接收）：
6 z; v. Q- x# l( ystatic void UPPInit(void)
; B8 ^$ F* i4 o5 ^# T# t{4 u, L; [" r* r
unsigned int temp_reg = 0;
6 S9 [9 o" {3 e/ [0 \4 ~+ ~
' ^, R6 Q2 g% o9 I, {9 G- ^- ]% Z // Channel B params- Y3 q6 f3 y% S0 L
CSL_FINST(temp_reg, UPP_UPCTL_DPFB, LJZF); //Left-justified, zero filled
8 c1 l" d3 H! [8 I CSL_FINST(temp_reg, UPP_UPCTL_IWB, 8BIT); //8-bit interface+ Q6 c* Y' J+ u# j8 W
CSL_FINST(temp_reg, UPP_UPCTL_DPWB, FULL); //Channel B bit width = 8: D$ V: L. O5 E! ]$ l) P
CSL_FINST(temp_reg, UPP_UPCTL_DRB, SINGLE); //Single data rate+ j' P- C9 G7 V0 w M' M; Q! ~4 i
: i4 I" e6 G! N A
// Channel A params
6 a! _& X8 f1 e CSL_FINST(temp_reg, UPP_UPCTL_DPFA, LJZF); //Left-justified, zero filled/ O8 I9 j$ i: z3 V6 h$ c
CSL_FINST(temp_reg, UPP_UPCTL_IWA, 8BIT); //8-bit interface
% u) x8 W; F; W) G, P CSL_FINST(temp_reg, UPP_UPCTL_DPWA, FULL); //Channel A bit width = 8" K0 k6 r2 ]; ~! H4 l
CSL_FINST(temp_reg, UPP_UPCTL_DRA, SINGLE); //Single data rate0 e+ ^% k# Z* m8 C# ^$ q4 i
0 S5 S. s. u( n4 n; K: b. ^' i' ] CSL_FINST(temp_reg, UPP_UPCTL_CHN, TWO); //Channel A and Channel B are both active.$ y4 B0 n4 [% b# b: T4 q+ K
CSL_FINST(temp_reg, UPP_UPCTL_MODE, DUPLEX0); //Channel B transmit Channel A receive
: d* M2 E0 W+ n1 x- \) q$ L1 ^
F: B& C$ I7 T; } upp_reg_hdl->UPCTL = temp_reg;
8 k7 d- }8 c" D! Q D+ v
" F# j k I+ O" j7 T temp_reg = 0;
9 @" Q. M1 ]; [/ N
, m' q9 d. L$ S6 z* ? // Channel A params3 N; ]8 s. {7 a f# k
//CSL_FINST(temp_reg, UPP_UPICR_TRISA, ENABLE); //Channel A data pins are in a high-impedance state while idle5 E6 i0 K/ N8 T4 B: v' @
//CSL_FINS(temp_reg, UPP_UPICR_CLKDIVA, UPP_CLOCK_DIV); //Clock divisor
; P3 F. t# D: X1 g, X- d9 D CSL_FINST(temp_reg, UPP_UPICR_STARTA, ENABLE); //Channel A START Signal Enable.7 `! k2 c. |+ g- \- k0 q" C
CSL_FINST(temp_reg, UPP_UPICR_ENAA, ENABLE); //Channel A ENABLE Signal Enable$ M/ n4 D- U" J6 @
0 |6 z5 p/ O& f% `
// Channel B params
5 |& { D& H& ^ CSL_FINS(temp_reg, UPP_UPICR_CLKDIVB, UPP_CLOCK_DIV);
: ? u1 ` q; ? v0 r6 y8 e CSL_FINST(temp_reg, UPP_UPICR_STARTB, ENABLE); //Channel B START Signal Enable.: X4 p7 t5 ~ y8 z
CSL_FINST(temp_reg, UPP_UPICR_ENAB, ENABLE); //Channel B ENABLE Signal Enable6 f. K; \$ y, Y( d6 u) h0 S
4 a5 N# p5 y- @$ w8 H upp_reg_hdl->UPICR = temp_reg;
8 C: G: Y. R0 I9 o6 I- @+ E' c
3 h: e! T5 {; }$ M9 T //temp_reg = 0;$ N& R1 }) L3 r0 P, }0 R9 B
, Q* J3 Y6 C$ w7 a9 u2 o8 a. h/ T
//CSL_FINS(temp_reg, UPP_UPIVR_VALB, 0x7b7b); //Channel B idle value
- L) i' ~* G- J( s; |! B$ t6 } //CSL_FINS(temp_reg, UPP_UPIVR_VALA, 0x7f7f); //Channel A idle value
/ X3 m9 t& ?6 h. s" h% j4 e/ y& A6 j; J B7 J( b4 B5 v
//upp_reg_hdl->UPIVR = temp_reg;
; d0 w: S- N% Y- C( O) N7 i" r+ g/ E
//temp_reg = 0;
6 Q, e- t* A+ ?
' J! m* Y# O1 F) w) c //CSL_FINST(temp_reg, UPP_UPTCR_RDSIZEI, 256B); //set 256B DMA I
3 Y- O6 c7 ~; ^# \4 L, F! i: F //upp_reg_hdl->UPTCR = temp_reg;
' T) o. u; ^" _+ A! n! }. I/ T
2 }$ U+ i+ |, b# ]3 S //temp_reg = 0;
F; J' U1 y2 [1 q" Z, d //CSL_FINST(temp_reg, UPP_UPDLB_BA, ENABLE); //B to A loopback mode enable
$ ?7 d4 @' B( B! q& F& Q* n //upp_reg_hdl->UPDLB = temp_reg;
6 {: J) Z- w3 Z' J5 H$ w ] * I2 Y& B. Q: e0 \& A
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发表于 2015-5-14 19:31:54
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发表于 2015-5-15 15:19:47