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关于UPP速度问题

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发表于 2015-5-14 19:31:54 | 只看该作者 回帖奖励 |正序浏览 |阅读模式
      小弟最近在用138的UPP跟FPGA通信,使用的是8位数据线宽,单速率模式,每1ms从FPGA端发送2K左右字节的数据,DSP端接收数据,每次写完DMA的三个寄存器后直到DMA传输完成,接收这2KBytes需要的时间竟然用了1.7ms左右,不知道为什么会这么慢?FPGA发送的时钟为20MHZ。请问DSP的UPP侧不是不每次收到FPGA发的start信号,才开始接收数据呢?
+ Y+ x& B0 h! J) b
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 楼主| 发表于 2015-11-10 18:53:34 | 只看该作者
zhuma 发表于 2015-9-11 09:54# ?2 N3 e+ r0 X4 q7 ?, J
l楼主你好,我最近也在做FPGA与DSP之间的图像数据的传输,我想请教一下,请问这个CLOCK START ENABLE 配置 ...

7 @$ V6 x, C7 q3 ~( x寄存器初始化那里就给出来了啊,如果DSP要发数据给FPGA, 那么CLOCK是由DSP去控制的,如果DSP要接收FPGA的数据,则CLOCK是由FPGA控制的,START跟ENABLE信号是用来控制发送使能的。这是我的初始化配置(我是用8位宽度通信的,对于DSP来说,B是发送,A是接收):
) X# V; ~9 A) A( _static void UPPInit(void)
% U7 m# g  U6 ~7 N6 a8 B3 F{7 w' s0 S4 W5 o& H8 t5 C
    unsigned int temp_reg = 0;
' W* ?% L( b! X2 j9 r7 `& C2 S5 Z; K5 T4 y
    // Channel B params1 z1 ?/ E. b- f- c, l) |
    CSL_FINST(temp_reg, UPP_UPCTL_DPFB, LJZF);     //Left-justified, zero filled6 h' c# `) v5 K4 u
    CSL_FINST(temp_reg, UPP_UPCTL_IWB, 8BIT);      //8-bit interface" Q5 c' Q" z2 ^: n
    CSL_FINST(temp_reg, UPP_UPCTL_DPWB, FULL);     //Channel B bit width = 8- M# {; a; B2 c. J& l2 C6 g  F
    CSL_FINST(temp_reg, UPP_UPCTL_DRB, SINGLE);    //Single data rate
8 ?8 e- x/ @) d2 o- i
1 p. ~, U. H# D/ N    // Channel A params
' g3 u. k6 ]+ R/ T2 @/ G7 C    CSL_FINST(temp_reg, UPP_UPCTL_DPFA, LJZF);     //Left-justified, zero filled4 L& U, j$ `; ~% P/ z
    CSL_FINST(temp_reg, UPP_UPCTL_IWA, 8BIT);      //8-bit interface
+ A2 Z8 v5 ?' k, l: k) n    CSL_FINST(temp_reg, UPP_UPCTL_DPWA, FULL);     //Channel A bit width = 8  B: g, {" @& _. [1 J
    CSL_FINST(temp_reg, UPP_UPCTL_DRA, SINGLE);    //Single data rate
) J3 n6 n1 }; ]2 g5 i6 [
4 Y$ R/ C- a. b    CSL_FINST(temp_reg, UPP_UPCTL_CHN, TWO);       //Channel A and Channel B are both active.! I9 s5 l9 b$ P$ ?9 L# p
    CSL_FINST(temp_reg, UPP_UPCTL_MODE, DUPLEX0);  //Channel B transmit Channel A receive9 S( i( |: \! ?6 c# I

; @# @$ Y2 x. e- M: w    upp_reg_hdl->UPCTL = temp_reg;
2 `* ^6 f# P! `& C7 p* p4 ^! F  a% H7 M5 r
    temp_reg = 0;   * L) W# x$ K- X, I2 X
( g+ w! t1 b/ C& {* X0 F& [
    // Channel A params
$ B7 B* Q- W. p' L* L5 H5 f1 R6 o    //CSL_FINST(temp_reg, UPP_UPICR_TRISA, ENABLE);  //Channel A data pins are in a high-impedance state while idle
4 a3 @. \9 n5 \) @/ j    //CSL_FINS(temp_reg, UPP_UPICR_CLKDIVA, UPP_CLOCK_DIV); //Clock divisor
4 c" O# k( R3 a( s    CSL_FINST(temp_reg, UPP_UPICR_STARTA, ENABLE); //Channel A START Signal Enable.
3 H4 N1 C3 j. w7 \% x5 L! Z# [    CSL_FINST(temp_reg, UPP_UPICR_ENAA, ENABLE);   //Channel A ENABLE Signal Enable4 p! @& `8 Z# Z  O* E8 M
- d- C' K8 l; i6 d2 ^
    // Channel B params3 |* O/ X5 Z- r" x* f
    CSL_FINS(temp_reg, UPP_UPICR_CLKDIVB, UPP_CLOCK_DIV);7 _2 K7 Y$ n  `( t2 C
    CSL_FINST(temp_reg, UPP_UPICR_STARTB, ENABLE); //Channel B START Signal Enable.
" S* I. Y6 i9 v) M    CSL_FINST(temp_reg, UPP_UPICR_ENAB, ENABLE);  //Channel B ENABLE Signal Enable
0 x; i, m' T: n9 O, z6 L$ ^1 T& ?( g* Z& m
    upp_reg_hdl->UPICR = temp_reg;
, G2 X5 Q$ ^& z8 Y0 W# F0 B
: J( ]( r6 V) G# Z    //temp_reg = 0;
3 ~3 L7 B* s8 c5 ^  _& K4 \! {. \! z& {! L
    //CSL_FINS(temp_reg, UPP_UPIVR_VALB, 0x7b7b);   //Channel B idle value" N9 i7 ]9 P' a6 t' W; N% ~, u4 u2 ]
    //CSL_FINS(temp_reg, UPP_UPIVR_VALA, 0x7f7f);   //Channel A idle value$ a% f. N8 @- b3 U

8 N& M. F# g. R1 u    //upp_reg_hdl->UPIVR = temp_reg;( g% N4 e6 _+ Q- q. D+ b3 B" X
: S# b+ h0 h/ O$ g$ N" _7 \! U
    //temp_reg = 0;; x: D4 X8 A8 y# F" e
8 x2 V4 h$ d4 Q; D7 R9 Q9 ^
    //CSL_FINST(temp_reg, UPP_UPTCR_RDSIZEI, 256B);  //set 256B DMA I
4 P2 ^" j+ J# q+ y4 R/ e    //upp_reg_hdl->UPTCR = temp_reg;" w/ T5 |/ k9 w. q  X# K
* V! K! Q% b9 Q% b" Q/ v
    //temp_reg = 0;% _4 ?# o+ @* {$ v6 d9 I2 a) q
    //CSL_FINST(temp_reg, UPP_UPDLB_BA, ENABLE);  //B to A loopback mode enable
( u1 Z5 C% Y% G% L9 s    //upp_reg_hdl->UPDLB = temp_reg;$ S0 C. ?! K. R; X) u
* V6 A; ?& v1 K: ^, u& {
}
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发表于 2015-11-3 09:33:28 | 只看该作者
CLOCK需要配置频率,START和ENABLE配置使能或者禁用,还有极性
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发表于 2015-9-11 09:54:41 | 只看该作者
l楼主你好,我最近也在做FPGA与DSP之间的图像数据的传输,我想请教一下,请问这个CLOCK START ENABLE 配置是怎么样弄得,我研究了创龙给的事例程序,感觉没有在里面找到关于这几个信号的配置信息,楼主能不能指点一下?
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发表于 2015-5-18 10:56:05 | 只看该作者
weibo1988821 发表于 2015-5-15 15:19
  A  t! V% m6 k' D/ ADDR存储数据慢是必然的,L2不用开缓存使用,直接使用就行,把你的接收数组放在L2区即可 ...
9 U, f% _+ A5 L4 ]- A
你好,”接收数组放在L2区“语句怎样实现?
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发表于 2015-5-15 15:19:47 | 只看该作者
378087736 发表于 2015-5-15 11:34
5 s9 {0 v) q+ {6 j数据是写到DDR的呢,我在16M的DSP内存开了一段收UPP数据的,原因是DDR慢啊,我程序中实在是找不到原因了 ...

% |" o) _0 b+ f; ?$ p6 Q9 n% aDDR存储数据慢是必然的,L2不用开缓存使用,直接使用就行,把你的接收数组放在L2区即可
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 楼主| 发表于 2015-5-15 11:34:18 | 只看该作者
weibo1988821 发表于 2015-5-14 19:40  N8 l) j4 b! U" j
你的数据是写入L2区还是DDR?DDR的数据读写是很慢的

0 \, |% Y3 J  m6 }) B/ R; i" B数据是写到DDR的呢,我在16M的DSP内存开了一段收UPP数据的,原因是DDR慢啊,我程序中实在是找不到原因了,呵呵,大侠,如果要用32K 的L2 Cache存UPP接收数据的话,应该怎么用啊?
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 楼主| 发表于 2015-5-15 11:33:43 | 只看该作者
weibo1988821 发表于 2015-5-14 19:40
! y4 j, ~* n; w0 B你的数据是写入L2区还是DDR?DDR的数据读写是很慢的
6 g3 f, C# W* B. M1 E
数据是写到DDR的呢,我在16M的DSP内存开了一段收UPP数据的,原因是DDR慢啊,我程序中实在是找不到原因了,呵呵,大侠,如果要用32K 的L2 Cache存UPP接收数据的话,应该怎么用啊?
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 楼主| 发表于 2015-5-15 11:33:01 | 只看该作者
weibo1988821 发表于 2015-5-14 19:404 r) ^- S0 E: ?6 B
你的数据是写入L2区还是DDR?DDR的数据读写是很慢的

& h9 F2 C1 ]3 \" j7 t3 ^数据是写到DDR的呢,我在16M的DSP内存开了一段收UPP数据的,原因是DDR慢啊,我程序中实在是找不到原因了,呵呵,大侠,如果要用32K 的L2 Cache存UPP接收数据的话,应该怎么用啊?
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发表于 2015-5-14 19:40:04 | 只看该作者
你的数据是写入L2区还是DDR?DDR的数据读写是很慢的
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